本文關(guān)鍵詞： 高速 高速加密標(biāo)準(zhǔn) 分組密碼分組鏈接模式 分組密碼電碼本模式　出處：《電子技術(shù)應(yīng)用》2014年01期 　論文類型：期刊論文

【摘要】：為以硬件方式高速實(shí)現(xiàn)AES密碼算法,縮短整個(gè)芯片的關(guān)鍵路徑,基于一種改進(jìn)AES密碼算法,在算法級(jí)對電路實(shí)現(xiàn)進(jìn)行優(yōu)化,將AES密碼算法中字節(jié)代替變換與列混合變換進(jìn)行合并,以查找表的方式實(shí)現(xiàn)這兩種變換的一步變換。在支持密鑰長度為128 bit、192 bit和256 bit AES算法的同時(shí),支持分組密碼工作中的ECB,CBC模式,提高了分組密碼不同級(jí)別的安全性。在0.13μm CMOS工藝下,用Verilog硬件描述語言進(jìn)行綜合,仿真結(jié)果表明最高時(shí)鐘頻率可以達(dá)到781 MHz,在密鑰長度分別為128 bit、192 bit和256 bit時(shí),最大數(shù)據(jù)吞吐率分別可以達(dá)到9.9 Gb/s、8.3 Gb/s和7.1 Gb/s,占用面積38.5 KGates。
[Abstract]:In order to realize the AES cipher algorithm with high speed in hardware mode and shorten the critical path of the whole chip, the circuit is optimized at the algorithm level based on an improved AES cipher algorithm. The byte substitution transform and column mixed transformation in AES cryptographic algorithm are combined to realize the one-step transformation of the two transformations by lookup table. The length of the supporting key is 128 bit. At the same time, 192 bit and 256 bit AES algorithms support the ECBU CBC mode in block cipher. The security of block ciphers at different levels is improved. In 0.13 渭 m CMOS process, Verilog hardware description language is used for synthesis. The simulation results show that the maximum clock frequency can reach 781MHz, when the key length is 128bit bit and 256MHz, respectively. The maximum data throughput can reach 9.9 GB / s 8.3 Gb/s and 7.1 GB / s, respectively, and the occupied area is 38.5 kg / s.
【作者單位】： 信息工程大學(xué)密碼工程學(xué)院;
【分類號(hào)】：TN432;TN918.4
【正文快照】： 針對通信網(wǎng)絡(luò)、數(shù)據(jù)存儲(chǔ)加密等應(yīng)用場景中的安全需求,人們對AES算法的硬件實(shí)現(xiàn)進(jìn)行了廣泛地研究。目前,對其高速高吞吐率的優(yōu)化實(shí)現(xiàn)方法主要分為兩類。第一類采用組合邏輯計(jì)算字節(jié)代替變換中S盒代替表的值,并通過在組合路徑中插入流水寄存器的方法來減小整個(gè)芯片的關(guān)鍵路徑,從

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