本文關(guān)鍵詞：基于低硬件復(fù)雜度、高速CORDIC的SVD模塊設(shè)計(jì)與實(shí)現(xiàn)　出處：《電子學(xué)報(bào)》2015年04期 　論文類型：期刊論文

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【摘要】：為降低實(shí)現(xiàn)高階矩陣SVD時(shí)的硬件復(fù)雜度和計(jì)算延時(shí),本文改進(jìn)了CORDIC迭代結(jié)構(gòu),設(shè)計(jì)了一種用于SVD的低硬件復(fù)雜度、高速CORDIC計(jì)算單元.本文以2x2矩陣為例,基于Xilinx Virtex6硬件平臺(tái)設(shè)計(jì)并實(shí)現(xiàn)了使用優(yōu)化后CORDIC計(jì)算單元的SVD模塊,在19bit位寬下吞吐率達(dá)25.9Gbps.對(duì)比Xilinx IP core中同類模塊,本文設(shè)計(jì)節(jié)省27.6%寄存器,27.7%查找表,實(shí)時(shí)性提高14%.對(duì)高階矩陣,本文給出資源消耗趨勢(shì)曲線,可證明優(yōu)化后CORDIC計(jì)算單元能降低16階矩陣SVD模塊約40%的硬件復(fù)雜度.
[Abstract]:In order to reduce the hardware complexity and computational delay in the implementation of high-order matrix SVD, this paper improves the CORDIC iterative structure and designs a low hardware complexity for SVD. High speed CORDIC computing unit. This paper takes 2x2 matrix as an example. Based on Xilinx Virtex6 hardware platform, the SVD module using optimized CORDIC computing unit is designed and implemented. The throughput at 19bit width is 25.9 Gbps.Compared with the similar modules in Xilinx IP core, this paper designs a 27.6% register and 27.7% look-up table. For the high order matrix, the trend curve of resource consumption is given. It is proved that the optimized CORDIC computing unit can reduce the hardware complexity of the 16 order matrix SVD module by about 40%.
【作者單位】： 電子科技大學(xué)通信學(xué)院;
【基金】：國(guó)家自然科學(xué)基金(No.61176025,No.61006027)
【分類號(hào)】：TN911.2
【正文快照】： 1引言SVD(Singular Value Decomposition)常見(jiàn)于信號(hào)處理、信號(hào)檢測(cè)等領(lǐng)域.自1969年Golub和Kahan提出傳統(tǒng)QR迭代算法后[1],零位移QR算法[2]進(jìn)一步提高了SVD計(jì)算精度.而Forsythe提出的Jacobi算法[3]提高了算法并行度,令硬件實(shí)現(xiàn)更方便.自CORDIC(Coordi-nate Rotation Digital C

【參考文獻(xiàn)】

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【共引文獻(xiàn)】

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【二級(jí)參考文獻(xiàn)】

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【相似文獻(xiàn)】

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本文編號(hào)：1441459