本文關(guān)鍵詞：視頻壓縮系統(tǒng)中算術(shù)編碼器的VLSI設(shè)計(jì)　出處：《西安電子科技大學(xué)》2014年碩士論文　論文類型：學(xué)位論文

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【摘要】：信息科技的不斷發(fā)展,使得當(dāng)今社會(huì)對(duì)于高品質(zhì)信息生活的需求不斷提高。高分辨率的視頻越來(lái)越受到用戶的歡迎。但是,在一段時(shí)間內(nèi),對(duì)于視頻傳輸來(lái)說(shuō),帶寬都是有限的,因此,如何在有限的帶寬中傳輸盡可能高品質(zhì)的視頻在如今是一個(gè)非常有價(jià)值的課題。在這個(gè)課題中,最關(guān)鍵的就是高效率的視頻壓縮技術(shù)。H.264標(biāo)準(zhǔn)是一個(gè)簡(jiǎn)潔、高效的視頻壓縮標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)通過(guò)更加復(fù)雜而有效的算法,大大的提高了視頻壓縮的效率。在這些算法中,處于后端的熵編碼算法在提高視頻壓縮編碼效率的過(guò)程中起著非常重要的作用。H.264標(biāo)準(zhǔn)中有兩種熵編碼算法:CAVLC將上下文元素引入到可變長(zhǎng)熵編碼算法中,減少了編碼的冗余量,提高了編碼的效率。CABAC建立在算術(shù)編碼的基礎(chǔ)上,它的思想不再是對(duì)單個(gè)字符進(jìn)行編碼,而是對(duì)一長(zhǎng)串碼流進(jìn)行編碼,以算法上的復(fù)雜度為代價(jià)來(lái)?yè)Q取編碼效率的提升,大大的提高了編碼效率。目前,算術(shù)編碼思想已經(jīng)成為未來(lái)熵編碼算法的主體思想。隨著目前高速率的FPGA芯片的不斷的發(fā)展,CABAC的算法復(fù)雜度在如今的FPGA平臺(tái)是可以滿足的,所以我們可以在現(xiàn)有的FPGA平臺(tái)上來(lái)實(shí)現(xiàn)一個(gè)處理CABAC的熵編碼系統(tǒng)。本文從H.264標(biāo)準(zhǔn)出發(fā),首先分析了視頻數(shù)據(jù)在熵編碼之前所流經(jīng)的幾道處理程序:幀內(nèi)預(yù)測(cè)或幀間預(yù)測(cè)、DCT變換與量化等;隨后著重研究了H.264中的熵編碼算法CABAC,通過(guò)從多進(jìn)制算術(shù)編碼到二進(jìn)制算術(shù)編碼的改進(jìn)思路的探索,理解了CABAC的相關(guān)算法思想,在此基礎(chǔ)上重點(diǎn)研究了CABAC的算法原理和組成部分,并根據(jù)其組成部分的特點(diǎn)設(shè)計(jì)相應(yīng)的模塊。本文所設(shè)計(jì)的算術(shù)編碼器將整個(gè)系統(tǒng)分為四個(gè)部分,分別為宏塊編碼序列模塊、宏塊上下文管理模塊、語(yǔ)法元素二值化模塊與二進(jìn)制算術(shù)編碼模塊。其中,宏塊編碼序列模塊中所進(jìn)行的是對(duì)當(dāng)前宏塊各語(yǔ)法元素進(jìn)入編碼器的順序的管理,宏塊上下文管理模塊記錄的是周圍相關(guān)宏塊的信息,語(yǔ)法元素二值化模塊主要針對(duì)的是H.264中不同語(yǔ)法元素的二值化,二進(jìn)制算術(shù)編碼模塊主要進(jìn)行的是初始化過(guò)程,為相應(yīng)的語(yǔ)法元素找到概率模型并進(jìn)行算術(shù)編碼,同時(shí),在二進(jìn)制算術(shù)編碼的初始化過(guò)程中,引進(jìn)流水線技術(shù)來(lái)提高系統(tǒng)的工作效率。設(shè)計(jì)完相應(yīng)的模塊后,利用modelsim來(lái)搭建仿真平臺(tái)來(lái)對(duì)各模塊進(jìn)行仿真,最后選擇Xilinx公司Virtex-6系列中型號(hào)為XC6VLX365T的FPGA芯片來(lái)搭建平臺(tái),并對(duì)1280x1024@25f的視頻源進(jìn)行壓縮編碼。在這種情況下,編碼器的最大時(shí)鐘可以達(dá)到99.732MHZ,高于實(shí)時(shí)編碼過(guò)程中的最大碼率,能夠?qū)崿F(xiàn)在一個(gè)時(shí)鐘周期內(nèi)編碼一個(gè)字符的操作。因此,該編碼器能夠?qū)崿F(xiàn)對(duì)該分辨率的視頻的實(shí)時(shí)熵編碼過(guò)程。
[Abstract]:With the continuous development of information technology, the demand for high-quality information life is increasing. High-resolution video is more and more popular with users. However, for a period of time, for video transmission. Bandwidth is limited, therefore, how to transmit the highest quality video in the limited bandwidth is a very valuable topic nowadays. The most important is that the highly efficient video compression technology. H. 264 is a simple and efficient video compression standard, which uses more complex and effective algorithms. Greatly improve the efficiency of video compression. In these algorithms. The entropy coding algorithm at the back end plays a very important role in improving the efficiency of video compression coding. There are two entropy coding algorithms in H.264 standard:. CAVLC introduces context elements into the variable length entropy coding algorithm. The redundancy of coding is reduced, and the efficiency of coding is improved. CABAC is based on arithmetic coding. Its idea is not to encode a single character, but to encode a long stream of bits. At the cost of the complexity of the algorithm in exchange for the improvement of coding efficiency, greatly improve the coding efficiency. The idea of arithmetic coding has become the main idea of entropy coding algorithm in the future. With the development of FPGA chip with high speed at present. The computational complexity of CABAC can be satisfied in today's FPGA platform. So we can implement an entropy coding system to deal with CABAC on the existing FPGA platform. Firstly, several processing programs that video data pass through before entropy coding are analyzed: intra prediction or inter prediction DCT transform and quantization etc. Then, the entropy coding algorithm in H.264 is studied, and the related algorithm of CABAC is understood through the exploration of the improved idea from multi-ary arithmetic coding to binary arithmetic coding. On this basis, the principle and components of the algorithm of CABAC are studied, and the corresponding modules are designed according to the characteristics of the components. The arithmetic encoder designed in this paper divides the whole system into four parts. They are macro block coding sequence module, macro block context management module, syntax element binarization module and binary arithmetic coding module. In the macroblock coding sequence module, the order in which each syntax element of the current macroblock enters the encoder is managed, and the macroblock context management module records the information about the surrounding macroblock. The binarization module of syntax elements is mainly aimed at the binarization of different syntax elements in H.264, and the binary arithmetic coding module mainly carries on the initialization process. At the same time, in the initialization process of binary arithmetic coding, pipeline technology is introduced to improve the efficiency of the system. Using modelsim to build a simulation platform to simulate each module. Finally, we choose the FPGA chip of Virtex-6 series of Xilinx Company as XC6VLX365T to build the platform. In this case, the maximum clock of the encoder can reach 99.732MHZ, which is higher than the maximum bit rate in the real-time coding process. The encoder can encode a character in a clock cycle. Therefore, the encoder can realize the real-time entropy coding process for the video of the resolution.
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TN919.81

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本文編號(hào)：1439551