本文關(guān)鍵詞：QC-LDPC碼的編譯碼器設(shè)計　出處：《哈爾濱工業(yè)大學(xué)》2014年碩士論文　論文類型：學(xué)位論文

  更多相關(guān)文章： QC-LDPC EG-LDPC 最小和譯碼 FPGA

【摘要】：LDPC碼是上世紀(jì)60年代問世，90年代興起的一種性能接近香農(nóng)限的編碼方式。目前它的編碼、譯碼、性能測試?yán)碚撘呀?jīng)相當(dāng)成熟，為了能夠更好的實際應(yīng)用對它的研究轉(zhuǎn)移到了硬件實現(xiàn)上。而QC-LDPC碼在保證了誤碼性能優(yōu)異的同時，又由于它的準(zhǔn)循環(huán)結(jié)構(gòu)使得編譯碼簡單，，從而成為在硬件實現(xiàn)上的適宜碼字。 對于QC-LDPC碼的構(gòu)造多數(shù)是采用基于歐幾里德空間EG-LDPC碼或基于均勻不完全區(qū)組的BIBD-LDPC碼，這兩種碼字各有優(yōu)點。EG-LDPC碼的主要優(yōu)點是碼距比較大，構(gòu)造方式靈活。本文為了突出設(shè)計的譯碼器能夠處理碼長長、碼重大的LDPC碼，構(gòu)造的是基于EG (3,23)空間的碼長4599，信息位長4227的LDPC碼。這種碼字在106量級的誤碼率距香農(nóng)極限僅不到1dB。 QC-LDPC碼的編碼器相比隨機方式形成的LDPC碼硬件實現(xiàn)簡單。文中主要介紹了如何構(gòu)造具有準(zhǔn)循環(huán)形式的生成矩陣，并按照并行、串行編碼給出了三個不同的編碼器，并說明了如何由這三種編碼器結(jié)構(gòu)資源消耗和編碼速度設(shè)計出更多的編碼器。最后FPGA實現(xiàn)是用串行編碼方式。 譯碼器的主要性能參數(shù)是吞吐量和誤碼率，對于FPGA實現(xiàn)還要考慮資源消耗的問題。本文基于最小和譯碼算法設(shè)計了一種并行的層型譯碼結(jié)構(gòu)的譯碼器，由于校驗節(jié)點處理器的個數(shù)可以任意選，當(dāng)校驗節(jié)點處理器選擇8個時，譯碼吞吐量是可以達(dá)到1.6G bps左右。誤碼率也與軟件仿真出的性能圖差距僅0.4dB，資源消耗也僅不到10%。硬件實現(xiàn)平臺上所采用的FPGA是XILINX的XC5VLX155T，軟件版本是ISE14.4。
[Abstract]:LDPC code is a kind of coding method whose performance is close to Shannon's limit which emerged in the 1990s. At present, the theory of coding, decoding and performance testing is quite mature. In order to be able to better practical applications, the research on it is transferred to the hardware implementation. But QC-LDPC code not only ensures the excellent performance of the error code, but also makes the encoding and decoding simple because of its quasi-cyclic structure. So it becomes the suitable code word in the hardware implementation. For the construction of QC-LDPC codes, most of them are based on Euclidean space EG-LDPC codes or BIBD-LDPC codes based on uniform incomplete block. The main advantages of EG-LDPC codes are that the length of the code is large and the construction is flexible. In order to highlight the design of the decoder can deal with the length of the code, the code of LDPC code. The code length is 4599 and the information bit length is 4227, which is based on EG ~ (3 ~ (3) ~ (3)) space. The error rate of this code is less than 1 dB from Shannon's limit at 106th order of magnitude. The encoder of QC-LDPC code is easier to realize than the random LDPC code. In this paper, we mainly introduce how to construct the generation matrix with quasi-cyclic form, and according to the parallelism. Three different encoders are given in serial coding, and how to design more encoders by the resource consumption and coding speed of these three encoders is explained. Finally, FPGA is implemented by serial coding. The main performance parameters of the decoder are throughput and bit error rate, and the problem of resource consumption should be considered for the implementation of FPGA. In this paper, a parallel layer decoding decoder based on minimum sum decoding algorithm is designed. Since the number of check node processors can be selected arbitrarily, when the check node processor selects 8. The decoding throughput can reach about 1.6G bps, and the error rate is only 0.4dB from the performance diagram simulated by the software. The FPGA used on the hardware implementation platform is XC5VLX155T of XILINX, and the software version is ISE14.4.
【學(xué)位授予單位】：哈爾濱工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TN911.22

【相似文獻(xiàn)】

相關(guān)期刊論文 前10條

1 傅彩婷;;05系列微型機譯碼電路[J];電子技術(shù);1982年02期

2 靳小強;微電碼化站內(nèi)譯碼電路的改進(jìn)[J];鐵道通信信號;1998年01期

3 袁東風(fēng),張彭,王倩,趙峰;一種簡化的多階段譯碼結(jié)構(gòu)[J];通信學(xué)報;2003年05期

4 趙波,田建學(xué),魏俊淦;甚高頻通信電臺譯碼電路替代設(shè)計[J];電子工程師;2005年01期

5 陳海英;;第Ⅰ類部分響應(yīng)系統(tǒng)編譯碼電路的實現(xiàn)[J];黑龍江八一農(nóng)墾大學(xué)學(xué)報;2011年03期

6 宋東生;;介紹幾種譯碼電路[J];中國郵政;1977年06期

7 王少云;;小型化遙控接收機譯碼電路的研究[J];無線電工程;1992年04期

8 王少云;;小型化遙控接收機譯碼電路[J];遙測遙控;1992年01期

9 王春貴;機載遙控接收機譯碼電路設(shè)計[J];數(shù)據(jù)采集與處理;1995年04期

10 閆娟娟,李緒友,張興周;一種實用的3B4B線路編譯碼電路[J];四川通信技術(shù);1999年06期

相關(guān)重要報紙文章 前2條

1 黑龍江 王廷滿;自制單片機直驅(qū)型大屏來電顯號器[N];電子報;2010年

2 遼寧 王貴山;自制高品質(zhì)數(shù)控電位器[N];電子報;2003年

相關(guān)博士學(xué)位論文 前2條

1 張忠培;Turbo碼特性及譯碼實現(xiàn)研究[D];西南交通大學(xué);2000年

2 何光華;多元LDPC碼：解調(diào)、譯碼與實現(xiàn)[D];西安電子科技大學(xué);2013年

相關(guān)碩士學(xué)位論文 前10條

1 呂恒毅;絕對式光電碼盤譯碼電路設(shè)計及模擬電路故障診斷研究[D];哈爾濱工業(yè)大學(xué);2009年

2 胡玉樂;RS譯碼加速器的實現(xiàn)[D];北京郵電大學(xué);2011年

3 劉樹凱;高速CMOS MCML單元設(shè)計及溫度計譯碼電路實現(xiàn)[D];西安電子科技大學(xué);2012年

4 郗麗萍;低密度校驗碼的VLSI定點譯碼設(shè)計與實現(xiàn)[D];浙江大學(xué);2007年

5 方海濤;高速低功耗嵌入式SRAM的設(shè)計[D];華中科技大學(xué);2012年

6 張肖君;一種用于高速D/A轉(zhuǎn)換器的高速流水線低邏輯復(fù)雜度DEM譯碼電路[D];西安電子科技大學(xué);2013年

7 姚偉春;DVB-S2系統(tǒng)外碼譯碼的設(shè)計與實現(xiàn)[D];浙江大學(xué);2006年

8 曲文博;3G系統(tǒng)中Turbo碼譯碼的研究及基于DSP的實現(xiàn)[D];大連海事大學(xué);2004年

9 尹高偉;基于InP-DHBT的高速DAC設(shè)計與仿真[D];西安電子科技大學(xué);2010年

10 陳羅德;一種應(yīng)用于RFID讀寫器中發(fā)射機的10位低功耗DAC的分析與設(shè)計[D];復(fù)旦大學(xué);2011年

本文編號：1421186