本文關(guān)鍵詞：QC-LDPC碼的編譯碼器設(shè)計(jì)　出處：《哈爾濱工業(yè)大學(xué)》2014年碩士論文　論文類(lèi)型：學(xué)位論文

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【摘要】：LDPC碼是上世紀(jì)60年代問(wèn)世，90年代興起的一種性能接近香農(nóng)限的編碼方式。目前它的編碼、譯碼、性能測(cè)試?yán)碚撘呀?jīng)相當(dāng)成熟，為了能夠更好的實(shí)際應(yīng)用對(duì)它的研究轉(zhuǎn)移到了硬件實(shí)現(xiàn)上。而QC-LDPC碼在保證了誤碼性能優(yōu)異的同時(shí)，又由于它的準(zhǔn)循環(huán)結(jié)構(gòu)使得編譯碼簡(jiǎn)單，，從而成為在硬件實(shí)現(xiàn)上的適宜碼字。 對(duì)于QC-LDPC碼的構(gòu)造多數(shù)是采用基于歐幾里德空間EG-LDPC碼或基于均勻不完全區(qū)組的BIBD-LDPC碼，這兩種碼字各有優(yōu)點(diǎn)。EG-LDPC碼的主要優(yōu)點(diǎn)是碼距比較大，構(gòu)造方式靈活。本文為了突出設(shè)計(jì)的譯碼器能夠處理碼長(zhǎng)長(zhǎng)、碼重大的LDPC碼，構(gòu)造的是基于EG (3,23)空間的碼長(zhǎng)4599，信息位長(zhǎng)4227的LDPC碼。這種碼字在106量級(jí)的誤碼率距香農(nóng)極限僅不到1dB。 QC-LDPC碼的編碼器相比隨機(jī)方式形成的LDPC碼硬件實(shí)現(xiàn)簡(jiǎn)單。文中主要介紹了如何構(gòu)造具有準(zhǔn)循環(huán)形式的生成矩陣，并按照并行、串行編碼給出了三個(gè)不同的編碼器，并說(shuō)明了如何由這三種編碼器結(jié)構(gòu)資源消耗和編碼速度設(shè)計(jì)出更多的編碼器。最后FPGA實(shí)現(xiàn)是用串行編碼方式。 譯碼器的主要性能參數(shù)是吞吐量和誤碼率，對(duì)于FPGA實(shí)現(xiàn)還要考慮資源消耗的問(wèn)題。本文基于最小和譯碼算法設(shè)計(jì)了一種并行的層型譯碼結(jié)構(gòu)的譯碼器，由于校驗(yàn)節(jié)點(diǎn)處理器的個(gè)數(shù)可以任意選，當(dāng)校驗(yàn)節(jié)點(diǎn)處理器選擇8個(gè)時(shí)，譯碼吞吐量是可以達(dá)到1.6G bps左右。誤碼率也與軟件仿真出的性能圖差距僅0.4dB，資源消耗也僅不到10%。硬件實(shí)現(xiàn)平臺(tái)上所采用的FPGA是XILINX的XC5VLX155T，軟件版本是ISE14.4。
[Abstract]:LDPC code is a kind of coding method whose performance is close to Shannon's limit which emerged in the 1990s. At present, the theory of coding, decoding and performance testing is quite mature. In order to be able to better practical applications, the research on it is transferred to the hardware implementation. But QC-LDPC code not only ensures the excellent performance of the error code, but also makes the encoding and decoding simple because of its quasi-cyclic structure. So it becomes the suitable code word in the hardware implementation. For the construction of QC-LDPC codes, most of them are based on Euclidean space EG-LDPC codes or BIBD-LDPC codes based on uniform incomplete block. The main advantages of EG-LDPC codes are that the length of the code is large and the construction is flexible. In order to highlight the design of the decoder can deal with the length of the code, the code of LDPC code. The code length is 4599 and the information bit length is 4227, which is based on EG ~ (3 ~ (3) ~ (3)) space. The error rate of this code is less than 1 dB from Shannon's limit at 106th order of magnitude. The encoder of QC-LDPC code is easier to realize than the random LDPC code. In this paper, we mainly introduce how to construct the generation matrix with quasi-cyclic form, and according to the parallelism. Three different encoders are given in serial coding, and how to design more encoders by the resource consumption and coding speed of these three encoders is explained. Finally, FPGA is implemented by serial coding. The main performance parameters of the decoder are throughput and bit error rate, and the problem of resource consumption should be considered for the implementation of FPGA. In this paper, a parallel layer decoding decoder based on minimum sum decoding algorithm is designed. Since the number of check node processors can be selected arbitrarily, when the check node processor selects 8. The decoding throughput can reach about 1.6G bps, and the error rate is only 0.4dB from the performance diagram simulated by the software. The FPGA used on the hardware implementation platform is XC5VLX155T of XILINX, and the software version is ISE14.4.
【學(xué)位授予單位】：哈爾濱工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類(lèi)號(hào)】：TN911.22

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本文編號(hào)：1421186