本文關(guān)鍵詞：無線通信系統(tǒng)中流水線模數(shù)轉(zhuǎn)換器的低成本低功耗研究與設(shè)計　出處：《復(fù)旦大學(xué)》2014年碩士論文　論文類型：學(xué)位論文

  更多相關(guān)文章： 無線通信 模數(shù)轉(zhuǎn)換器 流水線 運(yùn)放共享 低成本 耗盡型MOS管 時鐘策略 低功耗

【摘要】：無線通信技術(shù)的高速發(fā)展使各種手持終端通過移動互聯(lián)網(wǎng)進(jìn)行著大量的數(shù)據(jù)交換,改變著人們交流、思考、生活的方式。無線通信系統(tǒng)物理層的實(shí)現(xiàn)需要低功耗、低成本、高性能的集成電路設(shè)計。而在一個無線通信芯片中,模數(shù)轉(zhuǎn)換器占用重要的位置,對于整個系統(tǒng)性能功耗的影響至關(guān)重要。本論文主要對應(yīng)用在無線通信系統(tǒng)中的模數(shù)轉(zhuǎn)換器進(jìn)行研究,完成了一個10比特精度,50MHz采樣頻率的流水線型模數(shù)轉(zhuǎn)換器的設(shè)計,重點(diǎn)研究了流水線型模數(shù)轉(zhuǎn)換器中降低功耗和面積的相關(guān)技術(shù),以及影響系統(tǒng)性能精度的主要原因,給出了電路實(shí)現(xiàn)的方案及仿真結(jié)果。本設(shè)計運(yùn)用了以下技術(shù)減小模數(shù)轉(zhuǎn)換器功耗和面積,改善模數(shù)轉(zhuǎn)換器性能：整個模數(shù)轉(zhuǎn)換器采用每級1.5bit級間運(yùn)放共享結(jié)構(gòu)和逐級縮放技術(shù),減小了系統(tǒng)功耗和面積；在3.3V電壓域設(shè)計運(yùn)放,用薄柵器件優(yōu)化套筒式增益提升運(yùn)放,減小運(yùn)放功耗和面積；使用耗盡型MOS管設(shè)計增益提升運(yùn)放中的輔助運(yùn)放,減小運(yùn)放功耗；用耗盡型MOS管改進(jìn)的CMOS開關(guān)替代柵壓自舉開關(guān)減小開關(guān)面積；優(yōu)化時鐘策略減小運(yùn)放共享開關(guān)帶來的誤差,從而提高整個ADC的精度。該模數(shù)轉(zhuǎn)換器采用華虹NEC 0.13μm1P6M CMOS工藝,ADC核心版圖面積僅為0.2mm2,功耗為45mW;在50MHz采樣頻率,11 MHz輸入信號下,SFDR達(dá)到78dB, SNDR達(dá)到60.7dB,有效位數(shù)達(dá)9.8bit。
[Abstract]:With the rapid development of wireless communication technology, various handheld terminals are exchanging a lot of data through the mobile Internet, changing people's communication and thinking. The realization of physical layer of wireless communication system requires low power, low cost, high performance integrated circuit design. In a wireless communication chip, A / D converter occupies an important position. It is very important to influence the power consumption of the whole system. In this paper, the ADC used in wireless communication system is studied, and a 10-bit precision is achieved. The design of pipeline analog-to-digital converter with 50MHz sampling frequency is presented. The related techniques to reduce power consumption and area in pipeline type A / D converter are studied, and the main reasons that affect the performance accuracy of the system are also discussed. The circuit implementation scheme and simulation results are given. The following techniques are used to reduce the power consumption and area of the ADC. Improve the performance of A / D converter: the whole A / D converter adopts the sharing structure of each stage 1.5 bit operation amplifier and step by step scaling technology, which reduces the power consumption and area of the system; The operational amplifier is designed in the voltage range of 3.3 V, and the sleeve gain is optimized with thin gate device to reduce the power consumption and area of the amplifier. A depleted MOS transistor is used to design the gain to enhance the auxiliary operational amplifier in the operational amplifier to reduce the power consumption of the operational amplifier. The improved CMOS switch of depleted MOS tube is used instead of the gate voltage bootstrap switch to reduce the switching area. The precision of the whole ADC is improved by optimizing the clock strategy to reduce the error caused by the operation amplifier shared switch. The ADC adopts the Huahong NEC 0.13 渭 m 1P6M CMOS process. The core layout area of ADC is only 0.2mm-2, and the power consumption is 45mW; At 50MHz sampling frequency and 11 MHz input signal, the SFDR is 78 dB, the SNDR is 60.7 dB, and the effective bit is 9.8 bits.
【學(xué)位授予單位】：復(fù)旦大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TN92;TN792

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本文編號：1403638