本文關鍵詞：寬帶信道模擬器的數(shù)字硬件設計與實現(xiàn)

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【摘要】：隨著第四代移動通信技術的普及和第五代移動通信的發(fā)展,無線通信設備的研究需求和復雜度越來越高,無線通信帶寬與頻段也不斷增加。系統(tǒng)測試與無線信道模擬仿真在整個研發(fā)周期里占的比重也越來越大,尤其是如何全面的模擬所有可能的寬帶無線通信信道模型。在研究寬帶無線通信的測試中,需要研究不同的通信方式在不同的信道中的傳輸模型。這個過程需要進行大量的實驗,包括不同的外場實驗,外場的無線通信環(huán)境是最真實的實驗環(huán)境,但是每次都需要將待測設備搬到室外測試環(huán)境,無疑給測試與研究帶來極大不便。而且要測試完各種不同的信道需要反復測試不同的外場實驗與環(huán)境。且同一個地方的測試環(huán)境局限性比較大,無線信道特征比較單一,不能反映通用的無線信道。針對以上實際問題,論文在運用軟件無線電技術的思想,研究了寬帶信道模擬器,設計并實現(xiàn)了信道模擬器的中心處理單元的硬件平臺。首先,針對寬帶無線信號的通用頻段以及帶寬,以軍用無線電臺為實例,提出了信道模擬器的設計指標。項目目標是設計一套在0.1~3000MHz頻段工作的寬帶信道模擬器平臺,支持8個通道同時工作,每條通路支持收發(fā)自動切換。論文從關鍵技術、硬件指標、軟硬件接口功能的角度分析設計需求。接著,設計與實現(xiàn)了寬帶信道模擬器的數(shù)字硬件,設計了前端數(shù)字采集模塊。前端數(shù)字采集模塊包含F(xiàn)PGA數(shù)字板與ADC/DAC模塊。設計并實現(xiàn)了中心處理板,中心處理板采用ATCA構架,包含4片Xilinx V7 FPGA,8個FMC擴展卡、對外提供高達800Gbps數(shù)據(jù)速率的高速串行接口、高性能OCXO、高性能時鐘網(wǎng)絡、1000Mbps以太網(wǎng)、32GB DDR3。最后,在實驗室環(huán)境下測試中心數(shù)字基帶處理板的各項硬件指標參數(shù),包括電源輸出電壓、紋波,10G GTX高速串行接口,DDR3,1000Mbps以太網(wǎng),時鐘,FMC ADC/DAC回環(huán)測試。同時對各項測試指標進行分析與提出改進意見。論文設計并實現(xiàn)了寬帶信道模擬器的數(shù)字硬件,通過對系統(tǒng)各項功能和性能的測試,驗證其可行性�；贏TCA的中心處理板卡已經(jīng)包括在寬帶信道模擬器、第五代移動通信技術預研、大規(guī)模遙控測量等具體項目中使用,具有良好的前景。
【關鍵詞】：信道模擬器 數(shù)字硬件 ATCA FPGA 高速ADC/DAC
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN929.53
【目錄】：

• 摘要5-7
• Abstract7-16
• 縮略詞表16-18
• 第一章 緒論18-21
• 1.1 研究背景及意義18
• 1.2 研究內(nèi)容與安排18-21
• 第二章 信道模擬器技術現(xiàn)狀21-28
• 2.1 引言21
• 2.2 軟件無線電技術21-22
• 2.3 信號采樣理論22-24
• 2.3.2 低通采樣定理23
• 2.3.3 帶通采樣定理23-24
• 2.4 信號采樣技術24-26
• 2.4.1 常規(guī)采樣技術24-25
• 2.4.2 射頻直接采樣技術25-26
• 2.5 信道模擬器產(chǎn)品26-27
• 2.6 小結27-28
• 第三章 信道模擬器指標與需求分析28-34
• 3.1 引言28
• 3.2 總體指標28-29
• 3.2.2 系統(tǒng)結構29
• 3.3 各數(shù)字模塊單元指標29-33
• 3.3.1 前端ADC、DAC模塊指標29-31
• 3.3.2 前端數(shù)字板31-32
• 3.3.3 中心處理單元指標分析32-33
• 3.4 小結33-34
• 第四章 寬帶信道模擬器的數(shù)字硬件方案設計34-50
• 4.1 引言34
• 4.2 總體方案設計34-35
• 4.3 前端采集模塊方案35-42
• 4.3.1 ADC方案35-37
• 4.3.2 DAC方案37-39
• 4.3.3 前端數(shù)字板方案39-42
• 4.4 中心處理單元方案設計42-49
• 4.4.2 ATCA概述43-44
• 4.4.3 FPGA方案設計44-45
• 4.4.4 配置FPGA方案設計45-46
• 4.4.5 接.方案設計46
• 4.4.6 數(shù)據(jù)存儲方案設計46-47
• 4.4.7 GE交換機模塊47-48
• 4.4.8 電源方案設計48
• 4.4.9 時鐘方案設計48-49
• 4.5 小結49-50
• 第五章 中心處理單元方案實現(xiàn)50-83
• 5.1 引言50
• 5.2 FPGA模塊方案實現(xiàn)50-57
• 5.2.1 上電配置50-52
• 5.2.2 上電后配置52
• 5.2.3 Bank劃分及Bank電壓、電平52-53
• 5.2.4 FPGA GTX劃分53
• 5.2.5 XC7VX690T GTH分配53-54
• 5.2.6 FMC接54-55
• 5.2.7 存儲器(DDR3)55-56
• 5.2.8 電源分配56-57
• 5.3 配置FPGA模塊實現(xiàn)57-61
• 5.3.1 上電配置57-58
• 5.3.2 上電后配置58-59
• 5.3.3 Bank劃分及Bank電壓、電平59
• 5.3.4 DDR259-60
• 5.3.5 NOR FLASH60-61
• 5.4 時鐘、復位模塊實現(xiàn)61-66
• 5.4.1 復位61-62
• 5.4.2 時鐘62-63
• 5.4.3 OCXO、時鐘分配器、PLL確定63-66
• 5.5 GE交換機模塊實現(xiàn)66-69
• 5.5.1 供電66-67
• 5.5.2 上電配置67-68
• 5.5.3 接.分配68-69
• 5.5.4 配置接.及功能69
• 5.6 電源模塊69-80
• 5.6.1 ATCA電源系統(tǒng)69-70
• 5.6.2 熱插拔70
• 5.6.3 電源功耗統(tǒng)計70-71
• 5.6.4 電源方案設計71-72
• 5.6.5 上電時序控制72-73
• 5.6.6 電源結構73-74
• 5.6.7 電源模塊、芯片選型74
• 5.6.8 模塊、芯片關鍵指標、信號74-80
• 5.7 接.速率及等長80-82
• 5.7.1 等長要求80-82
• 5.8 小結82-83
• 第六章 性能測試與分析83-98
• 6.1 引言83
• 6.2 調試與測試環(huán)境83-86
• 6.2.1 硬件調試平臺83-85
• 6.2.2 軟件調試工具85-86
• 6.3 單元模塊測試86-97
• 6.3.1 電源測試86-87
• 6.3.2 時鐘測試87-90
• 6.3.3 FPGA測試90-92
• 6.3.4 DDR3模塊測試92-93
• 6.3.5 以太網(wǎng)測試93-94
• 6.3.6 FMC ADC/DAC回環(huán)測試94-95
• 6.3.7 GTX測試95-97
• 6.3.8 復位測試97
• 6.4 小結97-98
• 第七章 結束語98-100
• 7.1 本文總結及貢獻98
• 7.2 下一步工作建議和未來研究方向98-100
• 致謝100-101
• 參考文獻101-103
• 個人簡歷103-104
• 攻讀碩士學位期間的研究成果104-105
• 附件105-106

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3 田志明;李永;楊雪松;袁家R，

本文編號：1097000