本文關(guān)鍵詞：寬帶數(shù)字接收機信號處理平臺設(shè)計

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【摘要】：由于現(xiàn)代電子接收設(shè)備正處于越來越惡劣的電磁環(huán)境中,對接收系統(tǒng)的抗干擾性能提出了更高的要求,所以對于抗干擾能力和靈活性較差的模擬接收系統(tǒng)來說己經(jīng)變得越來越不能適應(yīng)。20世紀90年代開始,提出了軟件無線電概念。但由于受到模數(shù)轉(zhuǎn)換器(ADC)和數(shù)字信號處理(DSP)等技術(shù)發(fā)展水平的限制,研究數(shù)字接收機成了一種折中的方案。因此,研制高效的寬帶數(shù)字接收機對于完成寬帶通信接收系統(tǒng)的數(shù)字化改造,提高雷達、遙測等通信接收系統(tǒng)的性能,實現(xiàn)最終的軟件無線電接收系統(tǒng)具有重要的意義。目前數(shù)字接收機方面的研究主要集中于擴展數(shù)字接收機的動態(tài)范圍、高效的寬帶數(shù)字下變頻(DDC)技術(shù)、實時高效數(shù)字信道化技術(shù)以及數(shù)字相干解調(diào)技術(shù)等。而伴隨FPGA性能的不斷提升和ADC芯片的不斷革新,數(shù)字接收機的綜合表現(xiàn)正穩(wěn)步提升,數(shù)字信號處理能力大幅提高。本文以單通道角跟蹤接收機為研究背景,對數(shù)字接收機預處理技術(shù)DDC和數(shù)字信道化技術(shù)進行了深入的研究和探討,本文主要內(nèi)容如下:針對某研究所某波段的單通道單脈沖角跟蹤接收機需求,設(shè)計出符合要求的數(shù)字接收機的硬件實現(xiàn)方案,并就各個部分進行介紹。數(shù)字接收機主要由高性能的ADC芯片AD9680、XILINX最新的旗艦FPGA產(chǎn)品以及性能強大的DSP芯片組成。采樣率高達600MHz,前端處理的帶寬為300MHz,分成16個信道同時進行檢測和解調(diào)。AD和FPGA采用JESD204B高速鏈路技術(shù)進行數(shù)據(jù)通信,FPGA和后端的DSP互聯(lián)是通過高速串行RapidIO實現(xiàn),DSP主要工作是對其中的14個信道進行檢測和跟蹤。數(shù)字接收機中DDC功能實現(xiàn)在AD9680芯片中完成,同時分析了常用的兩種DDC實現(xiàn)方法:低通濾波方法和多相濾波方法,AD9680中就是利用傳統(tǒng)的低通濾波方法實現(xiàn)DDC功能。經(jīng)仿真和板卡實測分析,AD9680中的DDC功能符合設(shè)計需求,將信號從中頻正確的搬移到基帶,并作兩倍抽取后功能完備實現(xiàn)。同時就JESD204B傳輸協(xié)議和傳輸方案做了介紹,單通道傳輸速率為6.0Gbps。數(shù)字信道化實現(xiàn)在FPGA中完成,采用基于多相濾波結(jié)構(gòu)的數(shù)字信道化模型,處理帶寬是300MHz,每個信道寬度為18.75MHz。給出了FPGA中實現(xiàn)數(shù)字信道化的模塊化設(shè)計,主要模塊包括:抽取器、符號變換、通道濾波、二級混頻以及FFT,并對FPGA占用資源進行分析,經(jīng)MATLAB仿真和板卡實測,達到預定的設(shè)計需求。最后重點介紹了高速串行Rapid IO,介紹了協(xié)議構(gòu)成以及實際使用中的一些關(guān)鍵因素,包括IP核的配置、時鐘關(guān)系說明以及鏈路發(fā)送模塊的設(shè)計,并簡要對后端的DSP中的信號處理流程給予說明。
【關(guān)鍵詞】：數(shù)字接收機 數(shù)字下變頻 數(shù)字信道化 高速串行Rapid IO
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN851;TN911.7
【目錄】：

• 摘要5-7
• ABSTRACT7-13
• 符號對照表13-14
• 縮略詞對照表14-18
• 第一章 緒論18-26
• 1.1 研究背景和意義18-20
• 1.2 研究現(xiàn)狀和發(fā)展趨勢20-24
• 1.2.1 數(shù)字化技術(shù)發(fā)展現(xiàn)狀20-22
• 1.2.2 國外數(shù)字接收機研究發(fā)展概況22-23
• 1.2.3 國Qg數(shù)字接收機研究發(fā)展概況23-24
• 1.3 論文的內(nèi)容和安排24-26
• 第二章 數(shù)字接收機的原理及設(shè)計方案26-40
• 2.1 數(shù)字接收機工作原理26-30
• 2.1.1 和、差信號單通道合成27-28
• 2.1.2 角誤差信號解調(diào)28-30
• 2.2 數(shù)字接收機的需求和方案30-33
• 2.2.1 數(shù)字接收機的設(shè)計需求30-31
• 2.2.2 數(shù)字接收機的技術(shù)要求和指標：31
• 2.2.3 數(shù)字接收機的實現(xiàn)方案31-33
• 2.3 芯片選型和功能33-39
• 2.4 本章小結(jié)39-40
• 第三章 AD設(shè)計和JESD204B通信40-58
• 3.1 高速數(shù)據(jù)傳輸40-41
• 3.1.1 高速數(shù)據(jù)傳輸概念40
• 3.1.2 高速串行傳輸方案40-41
• 3.2 ADC芯片性能測試41-42
• 3.3 數(shù)字正交下變頻實現(xiàn)42-52
• 3.3.1 正交下變頻的原理42-44
• 3.3.2 實現(xiàn)數(shù)字下變頻的方法44-47
• 3.3.3 數(shù)字下變頻的模塊化設(shè)計47-48
• 3.3.4 數(shù)字下變頻實現(xiàn)48-52
• 3.4 JESD204B鏈路協(xié)議52-56
• 3.5 本章小結(jié)56-58
• 第四章 多相濾波器組信道化接收機58-74
• 4.1 數(shù)字信道化基本概念58-60
• 4.1.1 數(shù)字信道化的概念58-59
• 4.1.2 復信號信道劃分59-60
• 4.1.3 低通濾波實現(xiàn)信道化濾波器組60
• 4.2 信道化接收機的數(shù)學模型60-62
• 4.3 數(shù)字信道化的模塊實現(xiàn)62-68
• 4.4 信道化接收機的FPGA仿真及實際測試結(jié)果68-73
• 4.4.1 信道劃分68-69
• 4.4.2 MATLAB分析69-71
• 4.4.3 信道化模塊自檢功能實現(xiàn)71-72
• 4.4.4 板卡實際測試結(jié)果72-73
• 4.5 本章小結(jié)73-74
• 第五章 SRIO通信和DSP軟件處理74-84
• 5.1 SRIO通信74-77
• 5.2 高速數(shù)據(jù)發(fā)送控制77-79
• 5.3 DSP軟件處理79-82
• 5.3.1 檢測方法選擇79-80
• 5.3.2 信號檢測的仿真80-82
• 5.3.3 信號帶寬估計82
• 5.4 本章小結(jié)82-84
• 第六章 總結(jié)與展望84-86
• 6.1 本文工作總結(jié)84
• 6.2 工作展望84-86
• 參考文獻86-88
• 致謝88-90
• 作者簡介90-91

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