發(fā)布時(shí)間：2017-10-22 22:34

  本文關(guān)鍵詞：基于FPGA和ASIC實(shí)現(xiàn)的不同路由器結(jié)構(gòu)的MPSoC比較

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【摘要】：隨著工藝特征尺寸的縮進(jìn),為了進(jìn)一步提高數(shù)據(jù)處理速度,多核片上系統(tǒng)(MPSoC)成為一種必然的選擇。片上網(wǎng)絡(luò)(NoC)作為多核片上系統(tǒng)的通信部分,其設(shè)計(jì)影響了整個(gè)系統(tǒng)的性能。本文研究了2種不同的片上網(wǎng)絡(luò)設(shè)計(jì),探討了路由器結(jié)構(gòu)的改變對MPSoC性能的影響。對于采用低延遲優(yōu)化設(shè)計(jì)的路由器,通過ModelSim仿真得到數(shù)據(jù)幀的最優(yōu)傳輸延遲減少了6倍。同時(shí),分別完成了該MPSoC的FPGA和ASIC實(shí)現(xiàn),基于實(shí)現(xiàn)結(jié)果定量分析了在0.13μm工藝尺寸下2種實(shí)現(xiàn)方式的面積和延時(shí)差距。結(jié)果表明,FPGA實(shí)現(xiàn)與ASIC實(shí)現(xiàn)的面積比率大約為29~33:1,延時(shí)比率大約為4.5~7.5:1。
【作者單位】： 中國科學(xué)院電子學(xué)研究所;中國科學(xué)院中國科學(xué)院大學(xué);
【關(guān)鍵詞】： 多核片上系統(tǒng) 片上網(wǎng)絡(luò) 現(xiàn)場可編程門陣列 專用集成電路 面積 延時(shí)
【基金】：國家自然科學(xué)基金資助項(xiàng)目(61404140,61271149,61106033)
【分類號(hào)】：TN915.05
【正文快照】： 隨著工藝特征尺寸的縮進(jìn),工作頻率的提升,連線延時(shí)演變成為影響系統(tǒng)性能的關(guān)鍵因素。單核系統(tǒng)的數(shù)據(jù)處理速度與能力往往受到了連線延時(shí)的限制,使得系統(tǒng)的優(yōu)化空間變得很小。為了進(jìn)一步提高數(shù)據(jù)處理速度,多核片上系統(tǒng)(MPSo C)成為了一種必然的選擇[1 2]。MPSo C通過并行處理的

【相似文獻(xiàn)】

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本文編號(hào)：1080435