本文關鍵詞：基于OpenRISC 1200的SoC系統(tǒng)搭建及LDPC整合驗證

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【摘要】：隨著4G通訊的普及,以及5G高速率大容量信息的交互時代的到來,對移動通信設備,如智能手機、平板電腦、可穿戴設備的信息傳輸準確性與可靠性提出了更高的要求。信道糾錯碼作為現(xiàn)代數(shù)字通信技術的核心,最大限度的保證了信息傳輸?shù)目煽啃�。低密度校�?LDPC)碼作為一種優(yōu)秀的信道編碼可以滿足低誤碼率的需求。作為移動設備的最大優(yōu)勢就是其便攜性,這就要求設備不僅具有較快的計算速度同時還要有較小的體積。SoC技術可以有效的縮小傳統(tǒng)ASIC電路的體積。隨著集成電路技術的發(fā)展以及SoC技術的完善,以前需要多個芯片來實現(xiàn)的功能現(xiàn)在可以由一個SoC系統(tǒng)實現(xiàn)。SoC是以嵌入式操作系統(tǒng)為軟件核心,以IP核復用技術為硬件核心,將整個系統(tǒng)集成在一塊芯片上,實現(xiàn)一個完整的電路。本文提出了一個SoC系統(tǒng)的構架和實現(xiàn)方案,選取免費的開源處理器OpenRISC 1200處理器作為核心,總線標準采取Wishbone總線結構,其他組成部件包括定時器、存儲器RAM、指令和數(shù)據(jù)緩存以及仲裁器等,并且對設計的SoC進行了實現(xiàn)以及功能的驗證。其次,用SystemVerilog搭建了層次化的驗證平臺,同時在驗證平臺當中增加了由MATLAB編寫的LDPC譯碼器黃金參考模型,采取了隨機測試與定向測試相結合的方案,測試了480個測試用例使定義的功能覆蓋率達到了100%,從而驗證了設計團隊設計的LDPC譯碼器IP核。為LDPC譯碼器IP核設計了符合Wishbone總線規(guī)范的接口,并將其作為獨立IP核添加到SoC系統(tǒng)中。然后,對添加了LDPC譯碼器IP核的SoC系統(tǒng)進行了驗證。為了方便后續(xù)FPGA下載測試,驗證過程中添加了波特率為9600的UART串口IP單元,通過串口讀出LDPC譯碼結果。編寫Perl腳本,對比讀出結果與預期結果,結果顯示每次讀出的4608個LDPC譯碼數(shù)據(jù)與預期值完全相同。最后提出了FPGA快速驗證流程,并且成功將整個SoC系統(tǒng)在型號為Altera Stratix II EP2S60F1020C3的FPGA上進行了移植。實際綜合頻率達到115MHZ,使用Combinational ALUTs為7594,Logic registers為3951,占用Block memory393/424(92.7%)。存儲器占用達到92.7%是因為LDPC譯碼器需要大量的存儲單元進行迭代計算。通過軟件和硬件的驗證,表明了將LDPC譯碼器作為獨立IP應用到SoC系統(tǒng)中的方案切實可行有效。本論文主要貢獻是提出了一個將信道編解碼模塊LDPC譯碼器作為獨立IP應用到一個完整的SoC系統(tǒng)當中的方案,并且通過軟硬件協(xié)同驗證表明了方案是可行的。作者較好的解決了設計和硬件驗證過程中出現(xiàn)的諸多技術難點,如Wishbone總線共享方式中各IP的協(xié)調(diào)性與優(yōu)先級,SoC系統(tǒng)的FPGA移植驗證,大量代碼和模塊的調(diào)試等。
【關鍵詞】：SoC OpenRISC1200處理器 LDPC譯碼器 FPGA
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN911.22;TN47
【目錄】：

• 摘要5-7
• ABSTRACT7-14
• 第一章 緒論14-20
• 1.1 研究背景14-15
• 1.2 國內(nèi)外研究現(xiàn)狀15-17
• 1.3 研究內(nèi)容17-18
• 1.4 論文結構18-20
• 第二章 基于OPENRISC 1200處理器的SoC系統(tǒng)搭建20-35
• 2.1 SoC平臺簡介20-23
• 2.1.1 SoC平臺構成20-21
• 2.1.2 SoC設計關鍵技術21-22
• 2.1.3 SoC平臺設計流程22-23
• 2.2 OpenRISC 1200處理器23-25
• 2.2.1 OpenRISC 1200背景介紹23
• 2.2.2 OpenRISC 1200的主要特點23-24
• 2.2.3 OpenRISC 1200基礎結構24-25
• 2.3 WISHBONE總線25-30
• 2.3.1 WISHBONE支持互聯(lián)類型25-27
• 2.3.2 WISHBONE總線周期與接.時序27-30
• 2.4 SoC系統(tǒng)的設計與實現(xiàn)30-34
• 2.4.1 SoC整體框架30-32
• 2.4.2 SoC最小系統(tǒng)簡單仿真驗證32-34
• 2.5 本章小結34-35
• 第三章 LDPC譯碼器IP核的驗證35-50
• 3.1 LDPC譯碼器IP核結構及端35-38
• 3.1.1 LDPC譯碼器IP核譯碼流程及框架35-37
• 3.1.2 LDPC譯碼器IP核端.說明37-38
• 3.2 基于SystemVerilog的驗證平臺架構38-40
• 3.2.1 SystemVerilog驗證特性38
• 3.2.2 驗證框架及其組件38-40
• 3.3 LDPC譯碼器IP驗證平臺的搭建40-44
• 3.3.1 驗證工具介紹40
• 3.3.2 驗證環(huán)境結構40-41
• 3.3.3 驗證流程41-42
• 3.3.4 驗證平臺框架42-44
• 3.4 功能覆蓋率收集44-47
• 3.4.1 功能覆蓋率的概念44
• 3.4.2 功能覆蓋率的收集44-46
• 3.4.3 功能覆蓋率與隨機驗證的結合46-47
• 3.5 驗證結果47-49
• 3.6 本章小結49-50
• 第四章 SoC系統(tǒng)整合驗證50-63
• 4.1 完整SoC系統(tǒng)架構50-51
• 4.2 UART模塊51-53
• 4.2.1 UART IP模塊框架51-52
• 4.2.2 UART工作模式52-53
• 4.2.3 UART IP核接53
• 4.3 LDPC IP核wishbone接53-54
• 4.4 軟件測試平臺54-56
• 4.4.1 軟件環(huán)境及開發(fā)工具54-55
• 4.4.2 SoC仿真流程55-56
• 4.5 仿真文件56-59
• 4.5.1 設備地址及參數(shù)配置文件56-57
• 4.5.2 編寫Makefile文件57-58
• 4.5.3 鏈接腳本文件58
• 4.5.4 生成二進制可執(zhí)行bin文件58-59
• 4.6 仿真結果59-62
• 4.7 本章小結62-63
• 第五章 SoC系統(tǒng)的FPGA下載原型驗證63-78
• 5.1 SoC硬件驗證系統(tǒng)的結構63-65
• 5.2 JTAG調(diào)試模塊65-68
• 5.2.1 JTAG測試接.原理65-66
• 5.2.2 JTAG調(diào)試系統(tǒng)構架66-67
• 5.2.3 調(diào)試方法67-68
• 5.3 FPGA移植的SoC文件配置68-71
• 5.3.1 OpenRISC1200處理器文件的配置68-69
• 5.3.2 修改時鐘產(chǎn)生模式69-70
• 5.3.3 修改存儲模式70-71
• 5.4 SoC下載流程71-72
• 5.5 測試流程及結果72-76
• 5.6 本章小結76-78
• 第六章 總結與展望78-80
• 致謝80-81
• 參考文獻81-84
• 攻碩期間取得的研究成果84-85

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本文編號：1075753