本文關鍵詞：32位微處理器一級指令Cache中SRAM的設計

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【摘要】：隨著處理器(Central Processing Unit, CPU)集成規(guī)模的不斷增大,基于靜態(tài)隨機存儲器(Static Random Access Memory, SRAM)技術的高速緩存(cache)的容量也在快速增加,其在片上系統(tǒng)(System on Chip, SoC)中的面積比重更是逐年增大,因而cache性能的優(yōu)劣會對CPU的性能產生重要影響。高速緩存的基本作用是平滑CPU和主存儲器的速度差異,而為了獲得足夠快的訪問速度,通常使用SRAM技術對cache進行設計,所以定制關鍵路徑上的高速低功耗SRAM對于改善CPU的性能是十分有利的。本文通過研究SRAM的結構和工作原理,并根據(jù)一級(L1)指令(instruction) cache中SRAM的性能要求完成Data SRAM、Tag SRAM和Status SRAM的全定制設計。首先通過分析SRAM存儲單元的讀操作過程和寫操作過程得到單元中各類晶體管尺寸的限定條件,并給出本文所用存儲單元的設計參數(shù)。為了縮短字線脈沖的寬度,減少SRAM位線的讀寫功耗,同時消除版圖設計中金屬連線延遲對字線脈沖寬度的影響,本文在Data SRAM中使用自定時技術來控制字線脈沖的寬度進而完成對存儲單元的讀寫操作。接著,本論文詳細介紹了一種可以提高Data SRAM速度和降低讀操作功耗的新穎鎖存型靈敏放大器(Sense Amplifier, SA)以及一種將高位地址和低位地址分別進行動態(tài)比較從而可以有效加快Tag比較速度的np-CMOS邏輯動態(tài)比較電路。隨后介紹了L1指令cache中SRAM各功能模塊的結構化設計方法,并按照SRAM的整體布局完成版圖設計。最后通過對SRAM進行全局模擬仿真來驗證SRAM讀寫操作的功能正確性和時序符合性。本課題設計的Data SRAM、Tag SRAM和Status SRAM的容量分別為32KB、3KB和128B。在1.0V電源電壓下,基于TSMC 65nm工藝的仿真結果顯示,Tag SRAM、Status SRAM以及Data SRAM在worst條件下的數(shù)據(jù)讀寫延遲時間最長為0.479ns,滿足小于0.5ns的設計要求。此外,仿真結果表明本文設計的SRAM的最高工作頻率可達1.33GHz,與設計指標要求的1GHz相比,速度提升30%以上。從SRAM功耗仿真結果可知,Data SRAM的讀寫功耗為14.67mW,滿足小于20mW的設計要求；Tag SRAM和Status SRAM的整體讀寫功耗為48.64mW,同樣滿足小于50mW的設計指標要求。
【關鍵詞】：處理器 Cache SRAM 自定時技術 靈敏放大器 Tag比較器
【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TP333
【目錄】：

• 摘要4-5
• Abstract5-10
• 第1章 緒論10-16
• 1.1 課題背景與意義10-11
• 1.2 國內外研究現(xiàn)狀11-13
• 1.2.1 國外研究現(xiàn)狀11-12
• 1.2.2 國內研究現(xiàn)狀12-13
• 1.3 研究內容與設計指標13-15
• 1.3.1 研究內容13-14
• 1.3.2 設計指標14-15
• 1.4 論文組織15-16
• 第2章 cache及SRAM設計概述16-26
• 2.1 cache基本知識16-20
• 2.1.1 存儲器的層次結構16-17
• 2.1.2 cache存儲器的原理17-19
• 2.1.3 cache的替換策略19-20
• 2.2 SRAM概述20-25
• 2.2.1 SRAM的基本結構20-21
• 2.2.2 SRAM的存儲單元21-24
• 2.2.3 SRAM的工作原理24-25
• 2.3 本章小結25-26
• 第3章 L1指令cache中SRAM的電路設計26-56
• 3.1 SRAM存儲單元的設計26-30
• 3.2 SRAM布局及存儲陣列的設計30-33
• 3.2.1 Tag SRAM布局及存儲陣列的設計30-31
• 3.2.2 Status SRAM布局及存儲陣列的設計31-32
• 3.2.3 Data SRAM布局及存儲陣列的設計32-33
• 3.3 譯碼電路的設計33-37
• 3.3.1 Data SRAM譯碼電路的設計34-36
• 3.3.2 Tag/Status SRAM譯碼電路的設計36-37
• 3.4 位線預充電路的設計37-38
• 3.4.1 預充機制37-38
• 3.4.2 預充電路的設計38
• 3.5 Tag比較器的設計38-44
• 3.5.1 比較器設計技術38-40
• 3.5.2 比較器電路的設計40-44
• 3.6 靈敏放大器的設計44-49
• 3.6.1 電路分析與設計44-47
• 3.6.2 模擬結果47-49
• 3.7 自定時電路的設計49-54
• 3.8 輸出判斷邏輯電路的設計54-55
• 3.9 本章小結55-56
• 第4章 L1指令cache中SRAM版圖的設計56-66
• 4.1 版圖設計流程56
• 4.2 SRAM版圖布局布線策略56-58
• 4.3 SRAM結構化版圖設計58-65
• 4.3.1 存儲單元的版圖設計58
• 4.3.2 譯碼電路的版圖設計58-61
• 4.3.3 Tag比較器的版圖設計61-62
• 4.3.4 靈敏放大器的版圖設計62-63
• 4.3.5 輸出判斷邏輯電路的版圖設計63-64
• 4.3.6 SRAM整體版圖效果64-65
• 4.4 本章小結65-66
• 第5章 驗證及結果分析66-76
• 5.1 SRAM功能仿真66-69
• 5.1.1 Tag SRAM的電路仿真66-67
• 5.1.2 Tag SRAM和Status SRAM的整體電路仿真67-68
• 5.1.3 Data SRAM的電路仿真68-69
• 5.2 SRAM時序仿真69-72
• 5.2.1 Tag SRAM的版圖仿真70-71
• 5.2.2 Tag SRAM和Status SRAM的版圖仿真71
• 5.2.3 Data SRAM的版圖仿真71-72
• 5.3 SRAM功耗測試及拉偏仿真72-75
• 5.3.1 SRAM功耗測試72-73
• 5.3.2 SRAM拉偏仿真73-75
• 5.4 本章小結75-76
• 第6章 總結與展望76-78
• 6.1 總結76
• 6.2 展望76-78
• 參考文獻78-82
• 致謝82-84
• 攻讀碩士學位期間發(fā)表的論文84

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本文編號：975726