本文關(guān)鍵詞：基于FPGA的LOP算法的設(shè)計(jì)與性能分析

  更多相關(guān)文章： FPGA 浮點(diǎn)運(yùn)算 LOP算法 檢測(cè)電路 性能分析

【摘要】：近些年來(lái)移動(dòng)多媒體技術(shù)發(fā)展迅速,人們對(duì)實(shí)時(shí)性要求越來(lái)越高,對(duì)于處理器來(lái)說(shuō)這是個(gè)不小的考驗(yàn)。提高對(duì)浮點(diǎn)數(shù)據(jù)的處理速度迫在眉睫,因此,對(duì)于如何加速浮點(diǎn)運(yùn)算的研究非常重要。處理器進(jìn)行浮點(diǎn)運(yùn)算主要是浮點(diǎn)乘和浮點(diǎn)加運(yùn)算,所以浮點(diǎn)乘加融合部件是問(wèn)題關(guān)鍵的所在,這也是本文主要研究的內(nèi)容。以浮點(diǎn)數(shù)的乘運(yùn)算、加運(yùn)算為研究對(duì)象,并在充分理解和分析現(xiàn)有浮點(diǎn)乘加融合算法的基礎(chǔ)上提高LOP模塊的性能這會(huì)使整體融合部件的性能更好。本文旨在如何提高處理器中的浮點(diǎn)乘加融合部件性能的問(wèn)題,通過(guò)對(duì)浮點(diǎn)乘加融合部件的關(guān)鍵路徑研究發(fā)現(xiàn)前導(dǎo)1預(yù)測(cè)模塊一直處在關(guān)鍵路徑上,所以縮短前導(dǎo)1預(yù)測(cè)的時(shí)間可以直接提高浮點(diǎn)乘加融合部件的性能。首先本文介紹了現(xiàn)有的幾種LOP算法結(jié)構(gòu),最終選擇串行糾錯(cuò)LOP算法,因?yàn)樵撍惴ㄔ陉P(guān)鍵路徑延時(shí)、電路動(dòng)態(tài)功耗和電路面積上比其他幾種結(jié)構(gòu)更加均衡,為了與三操作數(shù)LOP算法進(jìn)行性能上的對(duì)比,所以研究并設(shè)計(jì)串行糾錯(cuò)算法中的兩個(gè)主要模塊:3:2CSA電路和前導(dǎo)1預(yù)測(cè)(LOP)算法。然后通過(guò)對(duì)前導(dǎo)1預(yù)測(cè)算法的深入研究,推導(dǎo)出三操作數(shù)前導(dǎo)1預(yù)測(cè)算法的編碼規(guī)則,并由編碼規(guī)則設(shè)計(jì)電路,然后通過(guò)邏輯綜合得出三操作數(shù)前導(dǎo)1預(yù)測(cè)算法的性能報(bào)告數(shù)據(jù),并對(duì)兩種LOP算法的性能進(jìn)行對(duì)比,比較其各自的優(yōu)缺點(diǎn)。最后設(shè)計(jì)了一種檢測(cè)電路對(duì)LOP算法模塊的輸出進(jìn)行首1位置的檢測(cè),該電路采用分段檢測(cè)的思想,最后通過(guò)仿真分析得出其正確性。
【關(guān)鍵詞】：FPGA 浮點(diǎn)運(yùn)算 LOP算法 檢測(cè)電路 性能分析
【學(xué)位授予單位】：河北工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TP332.2
【目錄】：

• 摘要5-6
• ABSTRACT6-9
• 第一章 緒論9-15
• 1.1 課題來(lái)源及研究目的9
• 1.2 國(guó)內(nèi)外研究概況9-12
• 1.3 論文研究的主要內(nèi)容12-13
• 1.4 論文結(jié)構(gòu)13-15
• 第二章 浮點(diǎn)乘加融合體系的結(jié)構(gòu)15-21
• 2.1 基礎(chǔ)概念介紹15-16
• 2.2 浮點(diǎn)乘加融合體系結(jié)構(gòu)16-17
• 2.3 LOP算法的不同結(jié)構(gòu)17-19
• 2.4 本章小結(jié)19-21
• 第三章 二操作數(shù)LOP模塊的實(shí)現(xiàn)21-35
• 3.1 LOP算法結(jié)構(gòu)21-22
• 3.2 3:2CSA模塊設(shè)計(jì)與仿真22-25
• 3.2.1 3:2CSA進(jìn)位存儲(chǔ)加法器22-23
• 3.2.2 3:2CSA進(jìn)位存儲(chǔ)加法器移位電路的設(shè)計(jì)23-25
• 3.3 3:2CSA進(jìn)位存儲(chǔ)加法器模塊的性能分析25-28
• 3.3.1 邏輯綜合工具Design Complier簡(jiǎn)介25-26
• 3.3.2 3:2CSA進(jìn)位存儲(chǔ)加法器模塊的性能數(shù)據(jù)26-27
• 3.3.3 3:2CSA進(jìn)位存儲(chǔ)加法器關(guān)鍵路徑27-28
• 3.4 二操作數(shù)LOP算法的實(shí)現(xiàn)與性能分析28-33
• 3.4.1 二操作數(shù)LOP算法編碼串28-29
• 3.4.2 二操作數(shù)LOP算法電路實(shí)現(xiàn)29-32
• 3.4.3 二操作數(shù)LOP算法電路性能數(shù)據(jù)32-33
• 3.5 本章小結(jié)33-35
• 第四章 三操作數(shù)LOP算法設(shè)計(jì)和性能分析35-49
• 4.1 三操作數(shù)LOP算法編碼串35-40
• 4.2 三操作數(shù)LOP算法的電路設(shè)計(jì)40-44
• 4.3 三操作數(shù)LOP算法性能分析44-45
• 4.4 LOP算法與三操作數(shù)LOP算法的性能分析45-48
• 4.4.1 電路原理分析45-46
• 4.4.2 性能分析46-48
• 4.5 本章小結(jié)48-49
• 第五章 檢測(cè)模塊49-57
• 5.1 檢測(cè)電路的邏輯規(guī)則49-53
• 5.2 各級(jí)電路仿真驗(yàn)證53-55
• 5.3 本章小結(jié)55-57
• 第六章 總結(jié)與展望57-59
• 6.1 總結(jié)57-58
• 6.2 展望58-59
• 參考文獻(xiàn)59-63
• 附錄A：攻讀碩士期間發(fā)表的論文63-65
• 附錄B 53位 3:2CSA移位電路程序65-67
• 附錄C 53位 3:2CSA移位電路圖67-69
• 致謝69-70

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