本文關鍵詞：基于FPGA的LOP算法的設計與性能分析

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【摘要】：近些年來移動多媒體技術發(fā)展迅速,人們對實時性要求越來越高,對于處理器來說這是個不小的考驗。提高對浮點數(shù)據(jù)的處理速度迫在眉睫,因此,對于如何加速浮點運算的研究非常重要。處理器進行浮點運算主要是浮點乘和浮點加運算,所以浮點乘加融合部件是問題關鍵的所在,這也是本文主要研究的內容。以浮點數(shù)的乘運算、加運算為研究對象,并在充分理解和分析現(xiàn)有浮點乘加融合算法的基礎上提高LOP模塊的性能這會使整體融合部件的性能更好。本文旨在如何提高處理器中的浮點乘加融合部件性能的問題,通過對浮點乘加融合部件的關鍵路徑研究發(fā)現(xiàn)前導1預測模塊一直處在關鍵路徑上,所以縮短前導1預測的時間可以直接提高浮點乘加融合部件的性能。首先本文介紹了現(xiàn)有的幾種LOP算法結構,最終選擇串行糾錯LOP算法,因為該算法在關鍵路徑延時、電路動態(tài)功耗和電路面積上比其他幾種結構更加均衡,為了與三操作數(shù)LOP算法進行性能上的對比,所以研究并設計串行糾錯算法中的兩個主要模塊:3:2CSA電路和前導1預測(LOP)算法。然后通過對前導1預測算法的深入研究,推導出三操作數(shù)前導1預測算法的編碼規(guī)則,并由編碼規(guī)則設計電路,然后通過邏輯綜合得出三操作數(shù)前導1預測算法的性能報告數(shù)據(jù),并對兩種LOP算法的性能進行對比,比較其各自的優(yōu)缺點。最后設計了一種檢測電路對LOP算法模塊的輸出進行首1位置的檢測,該電路采用分段檢測的思想,最后通過仿真分析得出其正確性。
【關鍵詞】：FPGA 浮點運算 LOP算法 檢測電路 性能分析
【學位授予單位】：河北工業(yè)大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TP332.2
【目錄】：

• 摘要5-6
• ABSTRACT6-9
• 第一章 緒論9-15
• 1.1 課題來源及研究目的9
• 1.2 國內外研究概況9-12
• 1.3 論文研究的主要內容12-13
• 1.4 論文結構13-15
• 第二章 浮點乘加融合體系的結構15-21
• 2.1 基礎概念介紹15-16
• 2.2 浮點乘加融合體系結構16-17
• 2.3 LOP算法的不同結構17-19
• 2.4 本章小結19-21
• 第三章 二操作數(shù)LOP模塊的實現(xiàn)21-35
• 3.1 LOP算法結構21-22
• 3.2 3:2CSA模塊設計與仿真22-25
• 3.2.1 3:2CSA進位存儲加法器22-23
• 3.2.2 3:2CSA進位存儲加法器移位電路的設計23-25
• 3.3 3:2CSA進位存儲加法器模塊的性能分析25-28
• 3.3.1 邏輯綜合工具Design Complier簡介25-26
• 3.3.2 3:2CSA進位存儲加法器模塊的性能數(shù)據(jù)26-27
• 3.3.3 3:2CSA進位存儲加法器關鍵路徑27-28
• 3.4 二操作數(shù)LOP算法的實現(xiàn)與性能分析28-33
• 3.4.1 二操作數(shù)LOP算法編碼串28-29
• 3.4.2 二操作數(shù)LOP算法電路實現(xiàn)29-32
• 3.4.3 二操作數(shù)LOP算法電路性能數(shù)據(jù)32-33
• 3.5 本章小結33-35
• 第四章 三操作數(shù)LOP算法設計和性能分析35-49
• 4.1 三操作數(shù)LOP算法編碼串35-40
• 4.2 三操作數(shù)LOP算法的電路設計40-44
• 4.3 三操作數(shù)LOP算法性能分析44-45
• 4.4 LOP算法與三操作數(shù)LOP算法的性能分析45-48
• 4.4.1 電路原理分析45-46
• 4.4.2 性能分析46-48
• 4.5 本章小結48-49
• 第五章 檢測模塊49-57
• 5.1 檢測電路的邏輯規(guī)則49-53
• 5.2 各級電路仿真驗證53-55
• 5.3 本章小結55-57
• 第六章 總結與展望57-59
• 6.1 總結57-58
• 6.2 展望58-59
• 參考文獻59-63
• 附錄A：攻讀碩士期間發(fā)表的論文63-65
• 附錄B 53位 3:2CSA移位電路程序65-67
• 附錄C 53位 3:2CSA移位電路圖67-69
• 致謝69-70

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本文編號：914904