本文關鍵詞：X-DSP定點乘累加的設計優(yōu)化與驗證

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【摘要】：數字信號處理器(Digital Signal Processors,DSP)是一種用于數字信號處理的嵌入式微處理器,被廣泛應用在現(xiàn)代通信、圖像處理和雷達信號處理等領域。X-DSP處理器是一款自主研制的64位DSP處理器。該DSP采用超長指令字(Very Long Instruction Word,VLIW)結構,可以同時派發(fā)11條指令,主頻為1GHz。本文依托X-DSP的研究與開發(fā),設計了一個64位單指令多數據流(SIMD)的定點乘累加運算部件(IMAC)。該部件能夠實現(xiàn)高速的定點加法、乘法、乘加、乘減及數據搬移等運算。本文的主要工作和創(chuàng)新點包括:1、采用并行前綴加法器的KS(Kogge-Stone)樹結構實現(xiàn)了一個32/64位SIMD的加法器。該加法器不僅支持有符號/無符號運算,而且支持飽和處理和異常處理。本文提出一種復用加法器的方法,實現(xiàn)MOV指令中的數據搬移。基于40nm工藝在Typical的工作條件下進行綜合,該加法器的關鍵路徑為280ps,單元面積為4420μm2,功耗為105uw。2、基于Wallace樹形的乘法器結構和Booth算法,實現(xiàn)了一個32/64位SIMD的乘法器。本文針對復用的乘法器結構,由2個32x32位的乘法器和2個64x32位的乘法器改造成4個32x32乘法器來實現(xiàn),關鍵路徑的延時減少了2.2%,面積減少了14.5%,功耗減少了21.4%。3、分析X-DSP的體系結構,完成定點乘累加部件的設計。針對定點乘累加部件的各個模塊,分析關鍵路徑的時序。采用香農擴展運算、邏輯復制、模塊復用與資源共享等時序優(yōu)化方法,對定點乘累加部件進行優(yōu)化。優(yōu)化后,本文基于40nm工藝在Typical的工作條件下,使用DC工具進行綜合,定點乘累加部件的關鍵路徑為450ps,單元面積為47672μm2,功耗為35mw。4、研究了定點乘累加部件的功能驗證點,并制定了詳細的驗證方案。采取模塊級、系統(tǒng)級的模擬方法和形式化驗證方法,對定點乘累加部件進行了全面的驗證。
【關鍵詞】：SIMD 超前進位加法器 乘法器 乘累加 邏輯綜合 驗證
【學位授予單位】：國防科學技術大學
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TP332.2
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本文編號：893497