本文關(guān)鍵詞：X-DSP定點(diǎn)乘累加的設(shè)計(jì)優(yōu)化與驗(yàn)證

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【摘要】：數(shù)字信號(hào)處理器(Digital Signal Processors,DSP)是一種用于數(shù)字信號(hào)處理的嵌入式微處理器,被廣泛應(yīng)用在現(xiàn)代通信、圖像處理和雷達(dá)信號(hào)處理等領(lǐng)域。X-DSP處理器是一款自主研制的64位DSP處理器。該DSP采用超長(zhǎng)指令字(Very Long Instruction Word,VLIW)結(jié)構(gòu),可以同時(shí)派發(fā)11條指令,主頻為1GHz。本文依托X-DSP的研究與開(kāi)發(fā),設(shè)計(jì)了一個(gè)64位單指令多數(shù)據(jù)流(SIMD)的定點(diǎn)乘累加運(yùn)算部件(IMAC)。該部件能夠?qū)崿F(xiàn)高速的定點(diǎn)加法、乘法、乘加、乘減及數(shù)據(jù)搬移等運(yùn)算。本文的主要工作和創(chuàng)新點(diǎn)包括:1、采用并行前綴加法器的KS(Kogge-Stone)樹(shù)結(jié)構(gòu)實(shí)現(xiàn)了一個(gè)32/64位SIMD的加法器。該加法器不僅支持有符號(hào)/無(wú)符號(hào)運(yùn)算,而且支持飽和處理和異常處理。本文提出一種復(fù)用加法器的方法,實(shí)現(xiàn)MOV指令中的數(shù)據(jù)搬移�；�40nm工藝在Typical的工作條件下進(jìn)行綜合,該加法器的關(guān)鍵路徑為280ps,單元面積為4420μm2,功耗為105uw。2、基于Wallace樹(shù)形的乘法器結(jié)構(gòu)和Booth算法,實(shí)現(xiàn)了一個(gè)32/64位SIMD的乘法器。本文針對(duì)復(fù)用的乘法器結(jié)構(gòu),由2個(gè)32x32位的乘法器和2個(gè)64x32位的乘法器改造成4個(gè)32x32乘法器來(lái)實(shí)現(xiàn),關(guān)鍵路徑的延時(shí)減少了2.2%,面積減少了14.5%,功耗減少了21.4%。3、分析X-DSP的體系結(jié)構(gòu),完成定點(diǎn)乘累加部件的設(shè)計(jì)。針對(duì)定點(diǎn)乘累加部件的各個(gè)模塊,分析關(guān)鍵路徑的時(shí)序。采用香農(nóng)擴(kuò)展運(yùn)算、邏輯復(fù)制、模塊復(fù)用與資源共享等時(shí)序優(yōu)化方法,對(duì)定點(diǎn)乘累加部件進(jìn)行優(yōu)化。優(yōu)化后,本文基于40nm工藝在Typical的工作條件下,使用DC工具進(jìn)行綜合,定點(diǎn)乘累加部件的關(guān)鍵路徑為450ps,單元面積為47672μm2,功耗為35mw。4、研究了定點(diǎn)乘累加部件的功能驗(yàn)證點(diǎn),并制定了詳細(xì)的驗(yàn)證方案。采取模塊級(jí)、系統(tǒng)級(jí)的模擬方法和形式化驗(yàn)證方法,對(duì)定點(diǎn)乘累加部件進(jìn)行了全面的驗(yàn)證。
【關(guān)鍵詞】：SIMD 超前進(jìn)位加法器 乘法器 乘累加 邏輯綜合 驗(yàn)證
【學(xué)位授予單位】：國(guó)防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TP332.2
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本文編號(hào)：893497