本文關(guān)鍵詞：圖形處理器存儲系統(tǒng)的高精度System Verilog模型與自動化仿真驗(yàn)證

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【摘要】：存儲系統(tǒng)是計(jì)算機(jī)圖形處理器的重要組成部分之一,為圖形處理器的繪圖運(yùn)算過程提供了大容量的隨機(jī)存儲資源,其性能會對整個芯片的運(yùn)算能力有很大影響。在圖形處理器芯片的存儲管理模塊研發(fā)過程中,需要同步研發(fā)一個功能模型進(jìn)行對比,以方便芯片設(shè)計(jì)和錯誤定位。由于芯片所采用的DDR控制器仿真速度很慢,在芯片研發(fā)過程中占用了大量時(shí)間進(jìn)行仿真,需要一個仿真快速的功能模型來替換實(shí)際的DDR控制器。為加速DDR控制器的仿真,本文采用SystemVerilog語言,建立了一個高精度且仿真快速的DDR控制器功能仿真模型。該控制器模型在低負(fù)荷下能夠達(dá)到延遲零誤差,在高負(fù)荷下延遲誤差小于5.8%,使得控制器的仿真能加速260倍以上,整體模塊的仿真能加速10倍,大幅縮短了仿真在芯片研發(fā)中所耗費(fèi)的時(shí)間。在此基礎(chǔ)上,本文建立了一個擁有7條流水讀寫通路的圖形處理器存儲系統(tǒng)模型。該系統(tǒng)模型包括了一個可由參數(shù)配置通路個數(shù)和功能的、優(yōu)先級與先到先服務(wù)相結(jié)合的通路仲裁器,各個通路服務(wù)模塊,以及任意接口位寬之間相互轉(zhuǎn)換的數(shù)據(jù)拼接、拆分子模塊。在研究分析圖形處理器進(jìn)行圖形繪制時(shí)的存儲訪問特性的基礎(chǔ)上,本文針對3條關(guān)鍵通路的讀寫訪問規(guī)律,為其分別添加了3個不同的Cache,并針對DDR控制器讀寫操作的延遲特性,設(shè)計(jì)了一個用于對讀寫操作進(jìn)行順序優(yōu)化的亂序調(diào)整模塊,提高了存儲系統(tǒng)性能。由于整個系統(tǒng)模型使用SystemVerilog語言編寫,無需過多考慮實(shí)際芯片的編碼規(guī)則,在算法試驗(yàn)上可以作為實(shí)際RTL研發(fā)的先導(dǎo),加速算法評估和芯片研發(fā)。本文搭建了一種適合大量驗(yàn)證項(xiàng)并行回歸驗(yàn)證的自動化驗(yàn)證平臺,為其開發(fā)了快捷易用的仿真腳本,并開發(fā)了用于自動開啟多個并行仿真環(huán)境的工具軟件,以及用于按規(guī)則批量對比仿真結(jié)果的工具軟件。兩個配套的軟件使得整個仿真平臺高度自動化,可以通過鼠標(biāo)點(diǎn)擊實(shí)現(xiàn)一鍵開啟30個甚至更多個并行仿真環(huán)境,充分利用計(jì)算機(jī)的并行運(yùn)算能力,并可在仿真完成后對收集到的仿真數(shù)據(jù)進(jìn)行批量對比,大幅提高了仿真工作的效率。在將本文的自動化驗(yàn)證平臺應(yīng)用于實(shí)際芯片開發(fā)的驗(yàn)證工作中時(shí),最多將原本零散分布在23個工作日中的人工操作全部集中在1分鐘內(nèi)完成,大幅降低了回歸驗(yàn)證的人力消耗,對整個芯片的設(shè)計(jì)起到了積極的推進(jìn)作用。
【關(guān)鍵詞】：圖形處理器 存儲系統(tǒng) DDR控制器模型 高精度 自動化仿真
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TP333
【目錄】：

• 摘要5-6
• ABSTRACT6-10
• 縮略語對照表10-13
• 第一章 緒論13-19
• 1.1 GPU的國內(nèi)外研究及應(yīng)用現(xiàn)狀13-17
• 1.1.1 國外研究現(xiàn)狀13-15
• 1.1.2 國內(nèi)外應(yīng)用現(xiàn)狀15-17
• 1.1.3 國內(nèi)研究現(xiàn)狀17
• 1.2 本文內(nèi)容安排17-19
• 第二章 系統(tǒng)結(jié)構(gòu)設(shè)計(jì)與自動化仿真平臺19-31
• 2.1 GPU存儲系統(tǒng)模型整體結(jié)構(gòu)19-21
• 2.2 接口時(shí)序定義21-25
• 2.2.1 FIFO型單向傳輸接口時(shí)序21-22
• 2.2.2 流水讀寫接口時(shí)序22-24
• 2.2.3 仲裁接口時(shí)序24
• 2.2.4 DDR控制器模型接口時(shí)序24-25
• 2.3 自動化仿真平臺25-31
• 2.3.1 驗(yàn)證環(huán)境25-26
• 2.3.2 批量并行仿真環(huán)境26-28
• 2.3.3 自動化工具軟件28-31
• 第三章 初級存儲系統(tǒng)模型與仿真驗(yàn)證31-47
• 3.1 總體思路31-32
• 3.2 仲裁模型32-33
• 3.2.1 授權(quán)響應(yīng)32-33
• 3.2.2 授權(quán)收回33
• 3.2.3 數(shù)據(jù)分發(fā)33
• 3.3 位寬與仲裁相同的流水讀寫接口模型33-34
• 3.4 非流水讀寫及其它位寬接口模型34-36
• 3.4.1 單拍讀寫接口34
• 3.4.2 位寬為 2~n的數(shù)據(jù)拼接轉(zhuǎn)換單元34-35
• 3.4.3 位寬為 2~n的數(shù)據(jù)拆分轉(zhuǎn)換單元35-36
• 3.4.4 位寬不為 2~n的接口與數(shù)據(jù)拼接、拆分36
• 3.5 位寬為32的矩形讀寫接口模型36-37
• 3.6 FIFO模型37-40
• 3.7 DDR控制器模型40-43
• 3.7.1 寫操作40-41
• 3.7.2 讀操作41-42
• 3.7.3 數(shù)據(jù)初始值42
• 3.7.4 數(shù)據(jù)存儲及仿真內(nèi)存占用優(yōu)化42-43
• 3.8 DDR控制器時(shí)序轉(zhuǎn)換單元43-44
• 3.9 整體連接與仿真44-47
• 第四章 高精度DDR控制器模型及系統(tǒng)性能優(yōu)化47-65
• 4.1 高精度DDR控制器模型47-54
• 4.1.1 讀寫操作48-50
• 4.1.2 刷新操作50
• 4.1.3 誤差測量50-54
• 4.2 繪圖運(yùn)算模塊讀操作接口優(yōu)化——添加Cache54-57
• 4.2.1 普通隨機(jī)只讀Cache（程序讀接口）54
• 4.2.2 橫向線性隨機(jī)讀寫操作Cache（像素讀寫接口）54-55
• 4.2.3 矩形隨機(jī)讀操作Cache（紋理讀接口）55-57
• 4.3 DDR效率優(yōu)化——讀寫亂序合并57-65
• 4.3.1 寫操作順序調(diào)整方案58-59
• 4.3.2 讀操作地址順序調(diào)整方案59-60
• 4.3.3 讀操作數(shù)據(jù)順序調(diào)整方案60-61
• 4.3.4 讀寫交錯順序調(diào)整方案61-63
• 4.3.5 調(diào)整方案小結(jié)63-65
• 第五章 總結(jié)65-69
• 5.1 本文所做工作內(nèi)容65
• 5.2 本文所做工作對實(shí)際RTL開發(fā)的作用65-69
• 參考文獻(xiàn)69-73
• 致謝73-75
• 作者簡介75-76

【參考文獻(xiàn)】

中國期刊全文數(shù)據(jù)庫 前3條

1 鄧軍勇;李濤;蔣林;韓俊剛;杜慧敏;沈緒榜;黃光新;常立博;山蕊;黃虎才;馬棟;;MIGPU-9多核交互式圖形處理器的設(shè)計(jì)[J];計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào);2014年09期

2 王恒;高建瓴;;基于GPU的MATLAB計(jì)算與仿真研究[J];貴州大學(xué)學(xué)報(bào)(自然科學(xué)版);2012年06期

3 韓俊剛;劉有耀;張曉;;圖形處理器的歷史現(xiàn)狀和發(fā)展趨勢[J];西安郵電學(xué)院學(xué)報(bào);2011年03期

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本文編號：880533