發(fā)布時(shí)間：2017-09-17 04:10

  本文關(guān)鍵詞：基于FPGA的DDR3內(nèi)存控制器的研究與設(shè)計(jì)

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【摘要】：內(nèi)存是計(jì)算機(jī)系統(tǒng)的重要組成部分,所有指令和數(shù)據(jù)都必須調(diào)入內(nèi)存才能進(jìn)行處理。由于處理器的訪問(wèn)請(qǐng)求不能被內(nèi)存直接識(shí)別,因此,需要內(nèi)存控制器來(lái)負(fù)責(zé)完成處理器對(duì)內(nèi)存的控制操作,而內(nèi)存控制器決定了計(jì)算機(jī)系統(tǒng)所能使用的最大內(nèi)存容量、存儲(chǔ)體數(shù)目、內(nèi)存類型和速度、內(nèi)存顆粒的數(shù)據(jù)深度和數(shù)據(jù)寬度等重要參數(shù)。因此,內(nèi)存控制器便成為影響內(nèi)存性能發(fā)揮乃至計(jì)算機(jī)系統(tǒng)整體性能提升的關(guān)鍵因素之一。內(nèi)存控制器的研究也成為高性能計(jì)算、嵌入式系統(tǒng)等領(lǐng)域的研究熱點(diǎn)。本文首先研究了限制計(jì)算機(jī)性能發(fā)展的“存儲(chǔ)墻問(wèn)題”及內(nèi)存控制器的發(fā)展現(xiàn)狀。然后,對(duì)DDR3的新特性、低功耗設(shè)計(jì)技術(shù)進(jìn)行了詳細(xì)說(shuō)明,研究了DDR3的工作原理和基本操作以及JESD79-3E_DDR3標(biāo)準(zhǔn),提煉出了影響設(shè)計(jì)功能和性能的重要參數(shù),為控制器的設(shè)計(jì)提供理論支撐。再后,結(jié)合Altera公司的外部存儲(chǔ)器解決方案,并考慮嵌入式系統(tǒng)的特點(diǎn),對(duì)控制器的設(shè)計(jì)方案進(jìn)行了論證,設(shè)計(jì)出來(lái)DDR3內(nèi)存控制器IP核的整體架構(gòu),并把DDR3內(nèi)存控制器的結(jié)構(gòu)劃分為傳輸層和物理層兩個(gè)部分,接著采用自頂向下的設(shè)計(jì)思路,將傳輸層劃分為各個(gè)子模塊,對(duì)各個(gè)子模塊進(jìn)行詳細(xì)分析,并使用Verilog HDL語(yǔ)言完成對(duì)初始化模塊、用戶接口模、仲裁模塊、ECC模塊、命令產(chǎn)生模塊等模塊的編程設(shè)計(jì)。物理層的設(shè)計(jì)則調(diào)用Altera公司的ALTMEMPHY IP核并對(duì)其接口例化實(shí)現(xiàn)與控制邏輯的對(duì)接。在完成控制器IP核的設(shè)計(jì)后,首先使用Verilog HDL語(yǔ)言編寫了測(cè)試平臺(tái)(Test Bench),在Quartus 10.0和Modelsim軟件中對(duì)內(nèi)存控制器IP核進(jìn)行軟件仿真。接著,論文還給出用戶接口模塊、初始化模塊、指令仲裁模塊等關(guān)鍵子模塊的RTL級(jí)仿真結(jié)果,并對(duì)仿真結(jié)果分別進(jìn)行了分析。最后,在Altera Stratix Ⅳ E開發(fā)板上對(duì)控制器IP核進(jìn)行FPGA驗(yàn)證,采用單載波信號(hào)作為測(cè)試激勵(lì),使用Signal Tap邏輯分析儀對(duì)輸出測(cè)試點(diǎn)的信號(hào)采樣和放大,并用MATELAB對(duì)采樣數(shù)據(jù)進(jìn)行還原并與輸入信號(hào)比對(duì)。比對(duì)結(jié)果完全一樣,從而完成了DDR3控制器的仿真驗(yàn)證。本文所設(shè)計(jì)的內(nèi)存控制器能夠與ALTMEMPHY數(shù)字接口AFI兼容,通用性較好�？梢詸z測(cè)并糾正單比特的數(shù)據(jù)錯(cuò)誤和檢測(cè)雙比特的數(shù)據(jù)錯(cuò)誤,通過(guò)仿真驗(yàn)證得到數(shù)據(jù)傳輸?shù)淖罡邥r(shí)鐘頻率為457.88Mhz,為以后DDR3內(nèi)存控制器的設(shè)計(jì)提供了參考。
【關(guān)鍵詞】：DDR3 IP核 內(nèi)存控制器 FPGA Verilog HDL
【學(xué)位授予單位】：成都理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN791;TP332.3
【目錄】：

• 摘要4-6
• Abstract6-10
• 第1章 引言10-15
• 1.1 論文選題背景及意義10-13
• 1.1.1 “存儲(chǔ)墻”問(wèn)題日益突出10-12
• 1.1.2 內(nèi)存控制器研究現(xiàn)狀12-13
• 1.2 研究意義13-14
• 1.3 論文結(jié)構(gòu)14-15
• 第2章 DDR3 SDRAM內(nèi)存介紹15-30
• 2.1 DDR3 SDRAM技術(shù)特征15-18
• 2.1.1 DDR SDRAM存儲(chǔ)器的發(fā)展15-17
• 2.1.2 DDR3 SDRAM新特性17-18
• 2.2 DDR3的內(nèi)部結(jié)構(gòu)及工作原理18-21
• 2.2.1 DDR3 SDRAM原理19-20
• 2.2.2 DDR3 SDRAM內(nèi)部結(jié)構(gòu)20-21
• 2.3 DDR3命令分析21-22
• 2.4 DDR3的工作過(guò)程22-30
• 2.4.1 上電和初始化過(guò)程23-24
• 2.4.2 DDR3的狀態(tài)轉(zhuǎn)換24-25
• 2.4.3 DDR3 SDRAM讀寫時(shí)序25-30
• 第3章 DDR3控制器的設(shè)計(jì)30-48
• 3.1 DDR3控制器總體結(jié)構(gòu)30-33
• 3.1.1 DDR3控制器設(shè)計(jì)功能分析30-32
• 3.1.2 DDR3 SDRAM控制器整體架構(gòu)32-33
• 3.2 DDR3內(nèi)存控制器主狀態(tài)機(jī)設(shè)計(jì)33-34
• 3.3 傳輸層的RTL設(shè)計(jì)34-42
• 3.3.1 用戶接口模塊設(shè)計(jì)35-36
• 3.3.2 初始化模塊設(shè)計(jì)36-38
• 3.3.3 指令調(diào)度模塊38-40
• 3.3.4 ECC模塊設(shè)計(jì)40-41
• 3.3.5 命令產(chǎn)生模塊設(shè)計(jì)41
• 3.3.6 時(shí)序控制模塊設(shè)計(jì)41-42
• 3.4 ALTMEMPHY數(shù)字接口42-48
• 3.4.1 ALTMEMPHY功能介紹42-45
• 3.4.2 ALTMEMPHY數(shù)字接口介紹45
• 3.4.3 ALTMEMPHY設(shè)計(jì)45-48
• 第4章 DDR3內(nèi)存控制器IP核的功能仿真48-57
• 4.1 驗(yàn)證平臺(tái)設(shè)計(jì)48-50
• 4.1.1 Test Bench介紹48-49
• 4.1.2 平臺(tái)搭建49-50
• 4.2 RTL級(jí)仿真測(cè)試結(jié)果及分析50-55
• 4.2.1 仿真信號(hào)源50-51
• 4.2.2 初始化模塊仿真測(cè)試51
• 4.2.3 用戶接口模塊仿真測(cè)試51-52
• 4.2.4 命令產(chǎn)生模塊仿真測(cè)試52
• 4.2.5 指令仲裁模塊的仿真測(cè)試52-53
• 4.2.6 ECC模塊仿真測(cè)試53-55
• 4.2.7 時(shí)序控制模塊仿真測(cè)試55
• 4.3 測(cè)試結(jié)果分析55-57
• 第5章 DDR3內(nèi)存控制器IP核的板級(jí)調(diào)試及驗(yàn)證57-63
• 5.1 驗(yàn)證平臺(tái)介紹57
• 5.2 論證方案及結(jié)構(gòu)分析57-63
• 5.2.1 驗(yàn)證方案及流程介紹57-58
• 5.2.2 驗(yàn)證結(jié)果及分析58-63
• 結(jié)論63-64
• 致謝64-65
• 參考文獻(xiàn)65-67
• 攻讀學(xué)位期間取得學(xué)術(shù)成果67

【參考文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前2條

1 須文波;胡丹;;DDR2 SDRAM控制器的FPGA實(shí)現(xiàn)[J];江南大學(xué)學(xué)報(bào);2006年02期

2 周昆正;基于FPGA的SDRAM控制器設(shè)計(jì)[J];現(xiàn)代電子技術(shù);2003年13期

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本文編號(hào)：867172