本文關(guān)鍵詞：條件推測性十進(jìn)制加法器的優(yōu)化設(shè)計

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【摘要】：隨著商業(yè)計算和金融分析等高精度計算應(yīng)用領(lǐng)域的高速發(fā)展,提供硬件支持十進(jìn)制算術(shù)運算變得越來越重要,新的IEEE 754-2008浮點運算標(biāo)準(zhǔn)也添加了十進(jìn)制算術(shù)運算規(guī)范。該文采用目前最佳的條件推測性算法設(shè)計十進(jìn)制加法電路,給出了基于并行前綴/進(jìn)位選擇結(jié)構(gòu)的條件推測性十進(jìn)制加法器的設(shè)計過程,并通過并行前綴單元對十進(jìn)制進(jìn)位選擇加法器進(jìn)行優(yōu)化設(shè)計。采用Verilog HDL對32 bit,64 bit和128 bit十進(jìn)制加法器進(jìn)行描述并在Model Sim平臺上進(jìn)行了仿真驗證,在Nangate Open Cell 45nm標(biāo)準(zhǔn)工藝庫下,通過Synopsys公司綜合工具Design Compiler進(jìn)行了綜合。與現(xiàn)有的條件推測性十進(jìn)制加法器相比較,綜合結(jié)果顯示該文所提出的十進(jìn)制加法器可以提升12.3%的速度性能。
【作者單位】： 南京航空航天大學(xué)電子信息工程學(xué)院;
【關(guān)鍵詞】： 十進(jìn)制加法 條件推測十進(jìn)制加法 并行前綴 進(jìn)位選擇加法器
【分類號】：TP332.21
【正文快照】： 1引言提供硬件支持十進(jìn)制浮點(Decimal FloatingPoint,DFP)算術(shù)運算正在成為一個熱門的研究方向,2008年發(fā)行的IEEE 754標(biāo)準(zhǔn)的修訂版本(IEEE754-2008)[1]包括DFP算術(shù)運算的最新規(guī)范。越來越多的處理器制造商傾向于在自己的處理器芯片中集成專用的十進(jìn)制浮點運算單元,IBM面向工

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1 楊潔;吳勇靈;劉海民;肖劍;王文江;陳秀霞;;基于STC89C52兩位十進(jìn)制加法器的設(shè)計[J];黔南民族師范學(xué)院學(xué)報;2013年05期

2 ;[J];;年期

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本文編號：857590