本文關(guān)鍵詞：網(wǎng)絡(luò)協(xié)議處理芯片中碎片整理機(jī)制的設(shè)計(jì)

  更多相關(guān)文章： 網(wǎng)絡(luò)安全協(xié)議處理器 描述符 碎片整理 千兆網(wǎng)絡(luò) 高速緩存

【摘要】：隨著下一代40G/100Gbps以太網(wǎng)標(biāo)準(zhǔn)的出現(xiàn),高速主干網(wǎng)的快速部署和移動(dòng)互聯(lián)的爆炸性發(fā)展,人們對(duì)于網(wǎng)絡(luò)速度的需求越來越強(qiáng)烈,而大數(shù)據(jù)時(shí)代下的網(wǎng)絡(luò)安全保障是龐大的網(wǎng)絡(luò)體系正常運(yùn)營(yíng)的基本條件之一。經(jīng)過調(diào)研后發(fā)現(xiàn),在高速和安全必須兼具的前提下,網(wǎng)絡(luò)安全處理器是一種良好的解決方案。而現(xiàn)階段網(wǎng)絡(luò)安全處理器的性能遠(yuǎn)落后于需求,因此高速網(wǎng)絡(luò)安全處理器的研究顯得尤為重要。在網(wǎng)絡(luò)安全處理器架構(gòu)中,數(shù)據(jù)訪問通常有兩種方式,一種是基于描述符間接操作,另一種是實(shí)體數(shù)據(jù)直接傳輸。在前者的應(yīng)用場(chǎng)景中,由于描述符訪問和處理比較頻繁,通常將其存儲(chǔ)在高速緩存空間里,而高速緩存的地址空間是有限的,因此對(duì)于描述符的管控和處理顯得尤為必要。本課題基于江南計(jì)算技術(shù)研究所國(guó)家核高基項(xiàng)目“千兆網(wǎng)絡(luò)安全協(xié)議處理器”的研發(fā)背景,設(shè)計(jì)一種面向描述符的碎片整理機(jī)制。該機(jī)制基于統(tǒng)計(jì)學(xué)原理提出了一套碎片整理流程,用以調(diào)整網(wǎng)絡(luò)安全協(xié)議處理器中描述符在高速緩存空間的分布,可以規(guī)避惡劣網(wǎng)絡(luò)環(huán)境下因零碎的網(wǎng)絡(luò)包過分積累而導(dǎo)致整體處理帶寬下降的情形,使得高速緩存地址空間得到合理的應(yīng)用。本課題采用靜態(tài)隨機(jī)存取存儲(chǔ)器(Static Random Access Memory, SRAM)作為高速緩存空間,內(nèi)部存儲(chǔ)控制字和描述符。在方案設(shè)計(jì)完成之后,將該方案進(jìn)行硬件模塊劃分,隨后詳細(xì)分析陳述各模塊功能,利用Verilog語(yǔ)言進(jìn)行寄存器傳輸級(jí)(Register Transfer Level, RTL)描述。設(shè)計(jì)工作完成之后對(duì)整體進(jìn)行了功能點(diǎn)梳理,搭建基于通用方法學(xué)(Universal Verification Methodology, UVM)的驗(yàn)證平臺(tái)進(jìn)行模塊和全局仿真,通過DC(Design Compiler)工具進(jìn)行了邏輯綜合并分析了時(shí)序面積報(bào)告,在FPGA (Field Programmable Gate Array)上搭建針對(duì)性的測(cè)試平臺(tái)進(jìn)行原型驗(yàn)證,最后利用UVM平臺(tái)進(jìn)行批量包性能測(cè)試。本課題設(shè)計(jì)的碎片整理機(jī)制在網(wǎng)絡(luò)較好的情形下是否運(yùn)行本電路是可選的,在網(wǎng)絡(luò)較差的情形下將自行觸發(fā)電路運(yùn)行。本課題設(shè)計(jì)了一種碎片整理硬件設(shè)計(jì)方法,可以實(shí)現(xiàn)描述符在流通中的合理存儲(chǔ),提高高速緩存空間的地址利用率。性能測(cè)試表明,本碎片整理機(jī)制在常規(guī)網(wǎng)絡(luò)環(huán)境下,整理效率最低可以達(dá)到5%；在較差網(wǎng)絡(luò)環(huán)境下,最大碎片整理效率可以穩(wěn)定在66%,滿足本項(xiàng)目中相應(yīng)部件的性能需要,同時(shí)為不同架構(gòu)下的網(wǎng)絡(luò)安全協(xié)議處理器功能和性能需求提供工程參考。
【關(guān)鍵詞】：網(wǎng)絡(luò)安全協(xié)議處理器 描述符 碎片整理 千兆網(wǎng)絡(luò) 高速緩存
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TP393.08;TP333
【目錄】：

• 摘要4-5
• Abstract5-9
• 第一章 緒論9-13
• 1.1 課題背景與意義9-10
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀10-11
• 1.3 研究?jī)?nèi)容與設(shè)計(jì)指標(biāo)11-12
• 1.3.1 研究?jī)?nèi)容11
• 1.3.2 設(shè)計(jì)指標(biāo)11-12
• 1.4 論文結(jié)構(gòu)12-13
• 第二章 相關(guān)技術(shù)研究13-21
• 2.1 碎片整理的定義與引申13-14
• 2.2 描述符的定義與應(yīng)用14-15
• 2.3 網(wǎng)絡(luò)安全協(xié)議處理器基本框架15-19
• 2.3.1 網(wǎng)絡(luò)安全協(xié)議處理器架構(gòu)概述15-16
• 2.3.2 A類口時(shí)序16-17
• 2.3.3 B類口時(shí)序17-18
• 2.3.4 交換包格式18-19
• 2.4 SRAM存儲(chǔ)器及其時(shí)序規(guī)范19-20
• 2.5 本章小結(jié)20-21
• 第三章 碎片整理方案的分析與設(shè)計(jì)21-31
• 3.1 SRAM空間分配21-23
• 3.2 碎片整理方案設(shè)計(jì)23-29
• 3.2.1 碎片整理方法一23-26
• 3.2.2 碎片整理方法二26-28
• 3.2.3 方案對(duì)比與方案選擇28-29
• 3.3 本章小結(jié)29-31
• 第四章 碎片整理機(jī)制的RTL實(shí)現(xiàn)31-55
• 4.1 碎片整理機(jī)制硬件結(jié)構(gòu)概述31-33
• 4.2 交換包預(yù)處理模塊的設(shè)計(jì)33-35
• 4.3 包過濾模塊的設(shè)計(jì)35-38
• 4.4 碎片整理主控判斷模塊的設(shè)計(jì)38-43
• 4.5 普通包處理模塊的設(shè)計(jì)43-44
• 4.6 碎片包處理模塊的設(shè)計(jì)44-49
• 4.7 碎片包整合模塊的設(shè)計(jì)49-51
• 4.8 SRAM仲裁模塊的設(shè)計(jì)51-53
• 4.9 本章小結(jié)53-55
• 第五章 驗(yàn)證及結(jié)果分析55-79
• 5.1 功能驗(yàn)證55-69
• 5.1.1 驗(yàn)證分類55-56
• 5.1.2 驗(yàn)證流程56-57
• 5.1.3 UVM驗(yàn)證平臺(tái)結(jié)構(gòu)57
• 5.1.4 設(shè)計(jì)功能驗(yàn)證57-69
• 5.2 邏輯綜合69-74
• 5.2.1 綜合環(huán)境配置69-70
• 5.2.2 讀入設(shè)計(jì)70
• 5.2.3 環(huán)境和時(shí)序約束設(shè)置70
• 5.2.4 綜合及報(bào)告輸出70-74
• 5.3 FPGA驗(yàn)證及其結(jié)果74-75
• 5.3.1 FPGA測(cè)試策略74-75
• 5.3.2 FPGA測(cè)試結(jié)果75
• 5.4 性能評(píng)估75-77
• 5.5 本章小結(jié)77-79
• 第六章 總結(jié)與展望79-81
• 6.1 總結(jié)79
• 6.2 展望79-81
• 參考文獻(xiàn)81-83
• 致謝83-85
• 攻讀碩士學(xué)位期間的成果85-87
• 附錄87-90

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本文編號(hào)：822046