本文關(guān)鍵詞：一種面向三維眾核微處理器的新型NoC拓?fù)浣Y(jié)構(gòu)

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【摘要】：三維微處理器具有集成度高、全局互連線短及連接部件多的優(yōu)勢(shì),但是傳統(tǒng)的三維拓?fù)浣Y(jié)構(gòu)在大規(guī)模系統(tǒng)中無(wú)法充分利用垂直方向上低延時(shí)高帶寬的特性,很難滿足大規(guī)模眾核微處理器低直徑、高帶寬、高擴(kuò)展性的需求。針對(duì)三維NoC網(wǎng)絡(luò)直徑大、可擴(kuò)展性要求高以及路由端口多的問(wèn)題,提出了一種基于多級(jí)垂直域的三維拓?fù)浣Y(jié)構(gòu)—V-Spidergon,其在水平層上采用Spidergon結(jié)構(gòu),在垂直方向上采用多級(jí)垂直域擴(kuò)展結(jié)構(gòu),域內(nèi)及域間均實(shí)現(xiàn)全互連。實(shí)驗(yàn)數(shù)據(jù)表明,在8層、16層和32層堆疊下,V-Spidergon結(jié)構(gòu)的延時(shí)較3D-Mesh分別降低15.1%、28.5%和55.7%,較NoC-Bus分別降低11.5%、32.7%和77.6%;在15%和100%負(fù)載率注入情形下,V-Spidergon的平均延時(shí)表現(xiàn)出與水平層數(shù)增加不相關(guān)的特性。
【作者單位】： 浪潮集團(tuán)有限公司高效能服務(wù)器與存儲(chǔ)技術(shù)國(guó)家重點(diǎn)實(shí)驗(yàn)室;
【關(guān)鍵詞】： 眾核微處理器 片上網(wǎng)絡(luò) 三維集成電路 D-Mesh NoC-Bus 多級(jí)垂直域結(jié)構(gòu)
【分類號(hào)】：TP332
【正文快照】： 1引言隨著眾核處理器芯片向更大規(guī)模發(fā)展,片上網(wǎng)絡(luò)可擴(kuò)展性和通信延遲問(wèn)題正成為千核級(jí)眾核處理器芯片設(shè)計(jì)面臨的挑戰(zhàn)。三維集成電路技術(shù)的出現(xiàn)為眾核微處理器架構(gòu)設(shè)計(jì)帶來(lái)了新的工藝和方法,其與片上網(wǎng)絡(luò)NoC(Network-on-Chip)互連設(shè)計(jì)方法相結(jié)合,可同時(shí)發(fā)揮3D集成電路延時(shí)小、

【相似文獻(xiàn)】

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本文編號(hào)：821007