本文關(guān)鍵詞：大容量高速數(shù)據(jù)記錄器的設(shè)計(jì)與實(shí)現(xiàn)

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【摘要】：任何飛行器的設(shè)計(jì)都是一個(gè)不斷完善的過(guò)程，飛行器的每次改進(jìn)都需要大量的試驗(yàn)數(shù)據(jù)支撐，因此需要專(zhuān)門(mén)的數(shù)據(jù)記錄器對(duì)試驗(yàn)的環(huán)境模擬量、飛行狀態(tài)以及大量的視頻圖像數(shù)字量進(jìn)行采集和存儲(chǔ)，記錄數(shù)據(jù)的分析的結(jié)果可以為下次飛行器的改進(jìn)做好準(zhǔn)備工作�，F(xiàn)如今飛行器需要記錄的數(shù)據(jù)量越來(lái)越大，尤其是視頻圖像數(shù)據(jù)，這就需要設(shè)計(jì)存儲(chǔ)速度高、容量大的數(shù)據(jù)記錄器來(lái)滿(mǎn)足要求。 本文首先分析了高速數(shù)據(jù)記錄器的研究背景，并以國(guó)內(nèi)外的發(fā)展現(xiàn)狀為基線(xiàn)，結(jié)合任務(wù)的指標(biāo)要求，設(shè)計(jì)的記錄器裝置主要完成3路高速圖像數(shù)據(jù)的接收，每個(gè)通道的數(shù)據(jù)帶寬為每秒50Mbyte/s，存儲(chǔ)容量為128GByte。確定以美國(guó)Xilinx公司生產(chǎn)的高性能Virtex-5系列FPGA為主邏輯控制芯片。本設(shè)計(jì)創(chuàng)新點(diǎn)在于，針對(duì)高速數(shù)據(jù)接收要求，使用Virtex-5系列FPGA內(nèi)部集成的高速串行收發(fā)器RocketIO GTP作為高速數(shù)據(jù)接收單元，內(nèi)部MIG控制器操作兩片DDR2SDRAM構(gòu)成的乒乓緩存為緩存單元，32片NAND FLASH構(gòu)成的存儲(chǔ)陣列為存儲(chǔ)單元來(lái)接收存儲(chǔ)高速數(shù)據(jù)的總體方案設(shè)計(jì)。文中對(duì)大容量高速數(shù)據(jù)記錄器的三個(gè)主要單元的工作原理做了詳細(xì)的介紹，對(duì)接口復(fù)雜的RocketIO GTP收發(fā)器和MIG控制器進(jìn)行封裝，簡(jiǎn)化了操作的復(fù)雜性，并給出部分VerilogHDL代碼和約束文件，對(duì)封裝的模塊進(jìn)行仿真，驗(yàn)證其正確性。高速數(shù)據(jù)的存儲(chǔ)因受到NAND FLASH工作頻率的限制，因此本設(shè)計(jì)對(duì)存儲(chǔ)陣列的操作采用并行處理的方法，通過(guò)增加數(shù)據(jù)總線(xiàn)位寬的方法來(lái)提高存儲(chǔ)速度。高速電路對(duì)印制板布線(xiàn)要求較高，設(shè)計(jì)中PCB印制電路板嚴(yán)格按照高速數(shù)字電路布線(xiàn)規(guī)則和要求進(jìn)行。 論文最后利用配套測(cè)試臺(tái)對(duì)記錄器的各項(xiàng)功能進(jìn)行了整體測(cè)試，，測(cè)試結(jié)果證明，文中設(shè)計(jì)的大容量高速數(shù)據(jù)記錄器完全滿(mǎn)足要求，而且具有很高的實(shí)用意義。
【關(guān)鍵詞】：大容量 高速 RocketIO GTP DDR2SDRAM 乒乓緩存
【學(xué)位授予單位】：中北大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類(lèi)號(hào)】：V243;TP333
【目錄】：

• 摘要4-5
• Abstract5-6
• 目錄6-8
• 1 緒論8-13
• 1.1 課題研究的目的及意義8
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀8-11
• 1.2.1 國(guó)外研究現(xiàn)狀9-10
• 1.2.2 國(guó)內(nèi)研究現(xiàn)狀10-11
• 1.3 本文的內(nèi)容及結(jié)構(gòu)安排11-13
• 2 系統(tǒng)設(shè)計(jì)和方案設(shè)計(jì)13-18
• 2.1 系統(tǒng)整體組成部分13
• 2.2 數(shù)據(jù)記錄器的技術(shù)指標(biāo)13-14
• 2.3 總體方案設(shè)計(jì)14-17
• 2.3.1 高速數(shù)據(jù)接收設(shè)計(jì)14-15
• 2.3.2 緩存單元設(shè)計(jì)15-16
• 2.3.3 存儲(chǔ)單元設(shè)計(jì)16-17
• 2.4 本章小結(jié)17-18
• 3 硬件電路的設(shè)計(jì)與實(shí)現(xiàn)18-28
• 3.1 電源部分設(shè)計(jì)18-21
• 3.2 接收單元設(shè)計(jì)21-22
• 3.2.1 時(shí)鐘設(shè)計(jì)21
• 3.2.2 電源以及電源濾波電路21-22
• 3.3 緩存單元設(shè)計(jì)22-23
• 3.4 存儲(chǔ)單元設(shè)計(jì)23-24
• 3.5 印制電路板的設(shè)計(jì)24-26
• 3.5.1 RocketIO GTP 布線(xiàn)設(shè)計(jì)24-25
• 3.5.2 DDR2 SDRAM 布線(xiàn)設(shè)計(jì)25-26
• 3.6 本章小結(jié)26-28
• 4 程序設(shè)計(jì)28-45
• 4.1 FPGA 選型28-29
• 4.2 接收單元程序設(shè)計(jì)29-34
• 4.3 緩存單元程序設(shè)計(jì)34-39
• 4.4 存儲(chǔ)單元程序設(shè)計(jì)39-43
• 4.4.1 無(wú)效塊管理39-41
• 4.4.2 交叉雙平面技術(shù)41-43
• 4.5 本章小結(jié)43-45
• 5 系統(tǒng)功能測(cè)試與可靠性分析45-50
• 5.1 測(cè)試系統(tǒng)概述45
• 5.2 系統(tǒng)功能測(cè)試45-49
• 5.3 可靠性分析49
• 5.4 本章小結(jié)49-50
• 6 總結(jié)與展望50-52
• 6.1 工作總結(jié)50
• 6.2 展望50-52
• 參考文獻(xiàn)52-55
• 攻讀碩士學(xué)位期間發(fā)表的論文及所取得的研究成果55-56
• 致謝56-57

【參考文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前7條

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本文編號(hào)：794773