發(fā)布時間：2017-09-02 20:33

  本文關(guān)鍵詞：面向雷達應(yīng)用的粗粒度可重構(gòu)處理器中數(shù)據(jù)緩存結(jié)構(gòu)設(shè)計

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【摘要】：可重構(gòu)處理器兼具高性能和靈活性,特別適合于實現(xiàn)雷達信號處理等并行性高、數(shù)據(jù)量大的計算密集型應(yīng)用。然而,為了滿足雷達應(yīng)用日益增長的高性能要求,粗粒度可重構(gòu)處理器中的計算資源成倍增加。可重構(gòu)處理器的并行計算資源在進行運算時,需要同時從片上存儲中讀取數(shù)據(jù),會頻繁地出現(xiàn)訪存沖突現(xiàn)象,而訪存沖突會導(dǎo)致片上數(shù)據(jù)訪存時間變長、訪存性能低,從而影響可重構(gòu)處理器的工作性能。因此,設(shè)計合理的片上數(shù)據(jù)緩存結(jié)構(gòu)以及高效的片上數(shù)據(jù)緩存管理機制對于提高可重構(gòu)處理器的工作性能具有非常重要的作用。本文從雷達核心算子的訪存特性入手,針對面向雷達核心算子的粗粒度可重構(gòu)處理器中數(shù)據(jù)訪存沖突造成的問題,設(shè)計了片上層次化的緩存結(jié)構(gòu),并提出了一種基于多存儲體的線性步長可變的數(shù)據(jù)緩存管理機制。(1)本文分析了雷達核心算子的數(shù)據(jù)訪存過程,總結(jié)了雷達核心算子數(shù)據(jù)訪存的兩大特性：數(shù)據(jù)訪問并行性和一維規(guī)整跳步性。(2)從兩方面著手對片上數(shù)據(jù)緩存管理機制進行了設(shè)計與優(yōu)化：硬件結(jié)構(gòu)方面,通過在可重構(gòu)處理器中的各個計算陣列間設(shè)置多個存儲單元形成共享的存儲體簇,并通過理論分析和C模型仿真,對存儲體數(shù)目進行了評估；管理機制方面,建立了計算陣列與各個存儲體之間可配置的邏輯映射關(guān)系,降低了多個計算陣列并行工作時產(chǎn)生的訪存沖突,提高了計算陣列的數(shù)據(jù)吞吐率,從而提高了可重構(gòu)處理器的數(shù)據(jù)訪存性能。本文電路實現(xiàn)采用SMIC 40nm工藝,電路運行主頻為500MHz。實驗結(jié)果表明,基于本文設(shè)計的片上層次化緩存結(jié)構(gòu)以及數(shù)據(jù)緩存管理機制,片上數(shù)據(jù)緩存單元大小僅為770KB,片上數(shù)據(jù)訪問性能提升了27.5%～58.0%。針對雷達核心算子,與經(jīng)典并行緩存管理機制PMA相比,可重構(gòu)處理器的訪存性能平均提升了35%左右。以256-64K點FFT為例,數(shù)據(jù)訪存性能與PMA相比提升了26.09%-54.60%。相比同類可重構(gòu)處理器ADRES和Laysers CGRA,RASP在歸一化性能上分別提升了4倍和3倍左右。
【關(guān)鍵詞】：粗粒度可重構(gòu)處理器 雷達核心算子 層次化緩存 片上數(shù)據(jù)緩存管理機制
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TP332
【目錄】：

• 摘要4-5
• Abstract5-8
• 第一章 緒論8-16
• 1.1 研究背景8-10
• 1.1.1 雷達應(yīng)用及現(xiàn)有實現(xiàn)方案簡介8-9
• 1.1.2 可重構(gòu)計算概述9-10
• 1.2 國內(nèi)外研究現(xiàn)狀10-12
• 1.3 論文研究內(nèi)容及意義12-13
• 1.4 論文組織結(jié)構(gòu)13-16
• 第二章 雷達算法概述及核心算子存儲實現(xiàn)方案概述16-26
• 2.1 雷達信號處理過程及關(guān)鍵技術(shù)16-18
• 2.2 雷達核心算子原理及算子結(jié)構(gòu)介紹18-22
• 2.2.1 FFT18-19
• 2.2.2 FIR19-20
• 2.2.3 矩陣求逆20-22
• 2.3 雷達核心算子存儲方案綜述22-24
• 2.4 本章小結(jié)24-26
• 第二章 雷達核心算子數(shù)據(jù)訪存特性分析及數(shù)據(jù)存儲子系統(tǒng)設(shè)計26-40
• 3.1 雷達核心算子數(shù)據(jù)訪存特性分析26-33
• 3.1.1 數(shù)據(jù)訪問的并行性特征26-30
• 3.1.2 一維規(guī)整跳步的數(shù)據(jù)訪存特征30-33
• 3.2 面向雷達核心算子的相粒度可重構(gòu)系統(tǒng)33-36
• 3.2.1 可重構(gòu)系統(tǒng)的基本結(jié)構(gòu)33-34
• 3.2.2 可重構(gòu)處理器基本結(jié)構(gòu)及工作機制34-36
• 3.3 可重構(gòu)數(shù)據(jù)存儲子系統(tǒng)研究36-39
• 3.3.1 數(shù)據(jù)存儲子系統(tǒng)的基本結(jié)構(gòu)36-37
• 3.3.2 數(shù)據(jù)通路子系統(tǒng)37-38
• 3.3.3 數(shù)據(jù)存儲子系統(tǒng)存在的問題38-39
• 3.4 本章小結(jié)39-40
• 第四章 粗粒度可重構(gòu)處理器片上數(shù)據(jù)緩存管理機制40-56
• 4.1 多存儲體集成的存儲結(jié)構(gòu)40-42
• 4.1.1 常見多存儲體集成的存儲結(jié)構(gòu)分析40-41
• 4.1.2 面向多個可重構(gòu)陣列的并行存儲結(jié)構(gòu)41-42
• 4.2 基于多存儲體的線性步長可變的數(shù)據(jù)緩存策略42-47
• 4.2.1 工作機制42-45
• 4.2.2 地址計算單元45-47
• 4.3 雷達核心算子的存儲映射分析47-54
• 4.4 本章小結(jié)54-56
• 第五章 可重構(gòu)處理器中數(shù)據(jù)管理優(yōu)化方案的驗證與分析56-66
• 5.1 驗證環(huán)境與實驗結(jié)果及分析56-61
• 5.1.1 驗證環(huán)境56-58
• 5.1.2 實驗結(jié)果及分析58-61
• 5.2 不同片上數(shù)據(jù)緩存管理機制數(shù)據(jù)存取性能對比61-62
• 5.3 可重構(gòu)處理器RASP整體驗證結(jié)果對比62-64
• 5.4 本章小結(jié)64-66
• 第六章 總結(jié)與展望66-68
• 6.1 總結(jié)66
• 6.2 展望66-68
• 致謝68-70
• 參考文獻70-74
• 作者簡介74

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