本文關鍵詞：DRAM單粒子翻轉加固方法研究

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【摘要】：高能粒子轟擊半導體時,粒子軌跡淀積的電荷被敏感節(jié)點收集,將導致存儲器數(shù)據(jù)發(fā)生單粒子翻轉效應。動態(tài)隨機存儲器(DRAM)單元成本低,集成度高,是目前使用最廣泛的半導體存儲器。隨著DRAM往更高容量的方向發(fā)展,其發(fā)生單粒子翻轉的概率在逐漸增加,需結合不同的加固方法來提高其可靠性。本文主要從DRAM存儲顆粒和糾檢碼兩個方面對DRAM單粒子翻轉加固方法進行了研究。本文基于DRAM工作原理,分析了其單粒子翻轉效應機理,并建立讀寫電路模型和存儲單元器件模型,完成了漏斗模型驗證及單粒子翻轉仿真,得出存儲單元翻轉LET閾值為0.06pC/μm。然后結合存儲節(jié)點自舉型(SNB)和單元極板連至互補位線(C3)兩種存儲顆粒加固設計的優(yōu)點,提出自舉型C3結構,該結構通過控制存儲單元極板電壓增大存儲電荷量,并增加晶體管連接單元極板與互補位線,使得讀操作時位線、互補位線和存儲電容共同參與電荷的重新分配,增大了讀出信號。本文提出的存儲顆粒加固設計增大了DRAM存儲單元臨界電荷,將翻轉LET閾值提高至0.55pC/μm,降低了發(fā)生單粒子翻轉的概率。存儲顆粒加固設計能直接提高DRAM對單粒子翻轉的抵抗力,但是一旦輻射劑量超過翻轉閾值則數(shù)據(jù)失效,因此需結合糾檢碼來恢復數(shù)據(jù)。本文基于線性分組碼原理,分析了一位錯誤糾檢、兩位錯誤檢測、相鄰兩位錯誤糾正(SEC-DED-DAEC)碼的構造規(guī)則。為了降低非相鄰兩位錯誤誤糾率,通過添加重量為5的矢量優(yōu)化了校驗矩陣的解空間,并采用貪心算法結合回溯算法對校驗矩陣進行了搜索求解,完成了(22,16)、(39,32)、(72,64)編碼的構造。在此基礎上,通過增加一位冗余位的方法提高了校正子的多樣性,并采用本文算法分別完成了(23,16)、(40,32)、(73,64)編碼的構造,非相鄰兩位錯誤誤糾率降低了7%左右�；诖鎯ζ骺煽啃阅Ｐ�,對未加固、使用糾一檢二碼加固和使用SEC-DED-DAEC碼加固這三種情況的存儲器平均無故障時間(MTTF)進行了分析對比,結果表明SEC-DED-DAEC碼加固后存儲器的MTTF比未加固平均提高了200倍,比糾一檢二碼加固的MTTF平均提高了20%。最后根據(jù)SEC-DED-DAEC碼校驗矩陣,用verilog語言完成了(23,16)編碼糾檢錯電路的設計,并進行了功能仿真與驗證。在SMIC 0.13μm工藝下對電路進行了邏輯綜合,與同類編碼相比,本文設計的編碼其開銷降低了6.2%。
【關鍵詞】：動態(tài)隨機存儲器 單粒子翻轉 糾檢碼 LET閾值 平均無故障時間
【學位授予單位】：西安電子科技大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TP333
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 符號對照表11-12
• 縮略語對照表12-15
• 第一章 緒論15-23
• 1.1 研究背景15-19
• 1.1.1 單粒子效應產(chǎn)生環(huán)境15-16
• 1.1.2 單粒子效應對器件的影響16-17
• 1.1.3 單粒子效應加固方法17-19
• 1.2 研究現(xiàn)狀19-20
• 1.3 本文主要工作及內(nèi)容安排20-23
• 第二章 DRAM單粒子翻轉效應分析23-33
• 2.1 DRAM電路結構23-27
• 2.1.1 存儲單元結構23-24
• 2.1.2 位線結構24-25
• 2.1.3 外圍電路25-27
• 2.2 DRAM讀寫原理27-28
• 2.3 DRAM單粒子翻轉效應機理28-31
• 2.3.1 電荷收集機理28
• 2.3.2 單粒子翻轉判定28-30
• 2.3.3 DRAM單粒子翻轉過程分析30-31
• 2.4 DRAM單粒子翻轉類型31-32
• 2.5 本章小結32-33
• 第三章 DRAM存儲顆粒單粒子翻轉加固設計33-53
• 3.1 DRAM功能仿真33-35
• 3.2 DRAM單粒子效應仿真35-40
• 3.2.1 Sentaurus TCAD介紹35-36
• 3.2.2 存儲單元單粒子效應仿真36-39
• 3.2.3 翻轉LET閾值仿真39-40
• 3.3 相關加固方法40-44
• 3.3.1 存儲節(jié)點自舉型結構40-42
• 3.3.2 電容極板連至互補位線結構42-44
• 3.4 存儲顆粒加固設計44-49
• 3.4.1 加固原理44-46
• 3.4.2 時序分析46-47
• 3.4.3 CPL寄生電容的影響47-49
• 3.5 加固設計性能分析49-51
• 3.5.1 抗SEU性能分析49-50
• 3.5.2 其他性能分析50-51
• 3.6 本章小結51-53
• 第四章 相鄰雙錯糾檢碼設計53-69
• 4.1 糾檢碼介紹53-54
• 4.2 相鄰雙錯糾檢碼原理54-57
• 4.2.1 線性分組碼55-56
• 4.2.2 相鄰雙錯糾檢碼的構造規(guī)則56-57
• 4.3 低誤糾率相鄰雙錯糾檢碼構造算法57-62
• 4.3.1 算法設計57-59
• 4.3.2 算法實現(xiàn)59-60
• 4.3.3 低誤糾率SEC-DED-DAEC碼60-62
• 4.4 相鄰雙錯糾檢碼抗SEU性能分析62-64
• 4.5 ECC電路的設計64-68
• 4.5.1 編碼器64-65
• 4.5.2 譯碼器65-66
• 4.5.3 ECC電路功能仿真66-67
• 4.5.4 電路綜合67-68
• 4.6 本章小結68-69
• 第五章 總結與展望69-71
• 參考文獻71-75
• 致謝75-77
• 作者簡介77-78

【參考文獻】

中國期刊全文數(shù)據(jù)庫 前3條

1 李飛;安海華;;0.18μm NMOS的重離子單粒子瞬態(tài)脈沖的仿真模擬[J];電子器件;2011年05期

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本文編號：749261