本文關(guān)鍵詞：基于FPGA的浮點運算加速方法的研究

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【摘要】：隨著高科技和社會經(jīng)濟的發(fā)展，計算機處理大數(shù)量級數(shù)值的需求日益劇增，并涉及到科研以及社會的各個領(lǐng)域。如何快速地實現(xiàn)高性能的科學(xué)數(shù)值計算已經(jīng)成為我們當(dāng)前必須面對的一個關(guān)鍵問題。 本論文就如何提高浮點數(shù)的運算速度這個問題，把浮點乘、加運算作為研究對象，對基于FPGA的浮點乘加融合進行了研究與設(shè)計。在充分理解和分析現(xiàn)有浮點乘加融合算法的基礎(chǔ)上，通過改進運算部件的關(guān)鍵技術(shù)來完成研究目標(biāo)。采用VHDL語言及Block Diagram對其功能進行設(shè)計，在Alter公司的DE2實驗板對該設(shè)計進行仿真實現(xiàn)。 論文深入研究了64位浮點數(shù)乘加部件的總體結(jié)構(gòu)及設(shè)計方法，設(shè)計并實現(xiàn)了各個階段的關(guān)鍵技術(shù)：解碼、乘法器、對階移位、前導(dǎo)1預(yù)測、規(guī)格化移位、舍入。乘法器的設(shè)計包括符號擴展、部分積的產(chǎn)生、5選1選擇器以及在3:2CSA基礎(chǔ)上設(shè)計出的4:2CSA，實現(xiàn)了53位尾數(shù)相乘的乘法器。針對乘加融合的基礎(chǔ)部件加法器，設(shè)計并實現(xiàn)了3:2CSA，，比較了超前進位加法器，為浮點運算在加速方面得到提升提供了依據(jù)。在對階移位部分，本文設(shè)計了161移位器，根據(jù)浮點指數(shù)的不同，分析了移位器三種情況。此外，文章詳細(xì)分析了三輸入前導(dǎo)1預(yù)測算法，并設(shè)計實現(xiàn)了三輸入前導(dǎo)1預(yù)測編碼，采用模塊化的編碼樹，實現(xiàn)了前導(dǎo)1預(yù)測。 最后，綜合64位浮點數(shù)乘加部件，完成乘加融合總體結(jié)構(gòu)，實現(xiàn)了乘加融合的FPGA仿真。通過仿真實現(xiàn)來驗證各部件結(jié)果，由驗證結(jié)果可知，浮點數(shù)運算在速度上得到了提升。
【關(guān)鍵詞】：FPGA 浮點運算 乘加融合 CSA
【學(xué)位授予單位】：河北工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP332.2;TN791
【目錄】：

• 摘要5-6
• ABSTRACT6-9
• 第一章 緒論9-15
• 1.1 課題來源及研究目的9-10
• 1.2 浮點運算單元評價指標(biāo)10
• 1.3 國內(nèi)外研究現(xiàn)狀10-13
• 1.4 論文研究內(nèi)容13
• 1.5 本文的組織結(jié)構(gòu)13-15
• 第二章 64 位浮點乘加部件體系結(jié)構(gòu)15-21
• 2.1 IEEE754/854 介紹15-16
• 2.2 64 位浮點格式數(shù)據(jù)表示16-18
• 2.3 64 位浮點乘加流水線體系結(jié)構(gòu)18-20
• 2.4 本章小結(jié)20-21
• 第三章 3:2CSA 的設(shè)計與性能分析21-36
• 3.1 一位加法器21-23
• 3.2 三數(shù)相加的超前進位加法器23-29
• 3.2.1 兩數(shù)相加的超前進位加法器23-26
• 3.2.2 三數(shù)相加的超前進位加法器26-29
• 3.3 3:2CSA 進位存儲加法器29-34
• 3.3.1 3:2CSA 進位存儲加法器的分析29-30
• 3.3.2 3:2CSA 進位存儲加法器的設(shè)計30-33
• 3.3.3 3:2CSA 進位存儲加法器實現(xiàn)33-34
• 3.4 超前進位加法器與 3:2CSA 進位存儲加法器比較34-35
• 3.5 本章小結(jié)35-36
• 第四章 64 位浮點乘加部件的設(shè)計與實現(xiàn)36-58
• 4.1 操作數(shù)解碼36-38
• 4.2 乘法器設(shè)計38-48
• 4.2.1 符號擴展40-41
• 4.2.2 部分積的產(chǎn)生41-42
• 4.2.3 整數(shù)乘法與浮點數(shù)乘法的兼容42-43
• 4.2.4 5 選 1 選擇器43-45
• 4.2.5 4:2CSA45-48
• 4.3 C 對階移位48-50
• 4.4 前導(dǎo) 1 預(yù)測50-56
• 4.4.1 前導(dǎo) 1 預(yù)測分析50-53
• 4.4.2 前導(dǎo) 1 預(yù)測編碼53-54
• 4.4.3 前導(dǎo) 1 預(yù)測邏輯電路54-56
• 4.5 舍入56-57
• 4.6 本章小結(jié)57-58
• 第五章 64 位浮點乘加部件整合及驗證58-66
• 5.1 64 位浮點乘加部件整合58-59
• 5.2 64 位浮點乘加部件驗證59-65
• 5.2.1 操作數(shù)解碼模塊驗證60-61
• 5.2.2 乘法器各部件驗證61-63
• 5.2.3 161 移位器驗證63
• 5.2.4 前導(dǎo) 1 預(yù)測驗證63-65
• 5.3 本章小結(jié)65-66
• 第六章 總結(jié)與展望66-68
• 6.1 總結(jié)66-67
• 6.2 展望67-68
• 參考文獻68-70
• 致謝70-71

【參考文獻】

中國期刊全文數(shù)據(jù)庫 前2條

1 蔣勇;羅玉平;馬晏;葉新;;基于FPGA的32位并行乘法器的設(shè)計與實現(xiàn)[J];計算機工程;2005年23期

2 趙霞;楊茜;;基于進位存儲加法器的數(shù)字濾波器的設(shè)計[J];黑龍江科技信息;2012年29期

本文編號：735335