發(fā)布時(shí)間：2017-08-24 00:40

  本文關(guān)鍵詞：M-DSP中高性能浮點(diǎn)乘加器的設(shè)計(jì)與實(shí)現(xiàn)

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【摘要】：針對(duì)高性能M型數(shù)字信號(hào)處理器(M-DSP)對(duì)浮點(diǎn)運(yùn)算的性能、面積和功耗要求,研究分析了M-DSP總體結(jié)構(gòu)和浮點(diǎn)運(yùn)算的指令特點(diǎn),設(shè)計(jì)和實(shí)現(xiàn)了一種高性能低功耗的浮點(diǎn)乘累加器(FMAC)。該乘加器采用單、雙精度通路分離的主體結(jié)構(gòu),分為六級(jí)流水站執(zhí)行,對(duì)乘法器、對(duì)階移位等關(guān)鍵模塊進(jìn)行了復(fù)用設(shè)計(jì),支持雙精度和單精度浮點(diǎn)乘法、乘累加、乘累減、單精度點(diǎn)積和復(fù)數(shù)運(yùn)算。對(duì)所設(shè)計(jì)的乘加器進(jìn)行了全面的驗(yàn)證,基于45 nm工藝采用Synopsys公司的Design Compiler工具綜合所設(shè)計(jì)的代碼,綜合結(jié)果表明運(yùn)行頻率可達(dá)1 GHz,單元面積36 856μm2;與FT-XDSP中的乘加器相比,面積節(jié)省了12.95%,關(guān)鍵路徑長(zhǎng)度減少了2.17%。
【作者單位】： 國(guó)防科學(xué)技術(shù)大學(xué)計(jì)算機(jī)學(xué)院;
【關(guān)鍵詞】： 浮點(diǎn)乘法 浮點(diǎn)乘累加器 浮點(diǎn)點(diǎn)積 布斯算法 IEEE
【基金】：航天科學(xué)基金資助項(xiàng)目(2013ZC88003)~~
【分類號(hào)】：TP332.2
【正文快照】： 0引言數(shù)字信號(hào)處理器(Digital Signal Processor,DSP)從專用信號(hào)處理器開(kāi)始發(fā)展到今天的超長(zhǎng)指令字(Very LongInstruction Word,VLIW)陣列處理器,其應(yīng)用領(lǐng)域已經(jīng)從最初的語(yǔ)音、聲納等低頻信號(hào)的處理發(fā)展到今天雷達(dá)、圖像等視頻大數(shù)據(jù)量的信號(hào)處理。由于浮點(diǎn)運(yùn)算和并行處理技術(shù)

【相似文獻(xiàn)】

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