本文關(guān)鍵詞：OpenSPARC T1處理器的存儲機制研究及驗證

  更多相關(guān)文章： OpenSPARC T1 Cache 優(yōu)化技術(shù) 空間鎖環(huán) 教學(xué)平臺

【摘要】：隨著微電子工藝水平的不斷發(fā)展,摩爾定律不斷得到驗證,傳統(tǒng)的單核處理器已經(jīng)很難適應(yīng)諸多應(yīng)用對處理器性能的要求,多核多線程處理器應(yīng)運而生。高速緩存(Cache)是多核多線程處理器片內(nèi)的核心組件,其性能對處理器的整體性能有著至關(guān)重要的影響。因此,本文選擇了Sun公司的開源64位CMT處理器OpenSPARC T1為研究對象,對該處理器的Cache工作機制及優(yōu)化策略、評測工具展開了較為深入的研究,并在上述工作基礎(chǔ)上,根據(jù)本科教學(xué)的需求設(shè)計了OpenCache教學(xué)平臺用于本科生輔助學(xué)習(xí)。本文首先介紹了當(dāng)前微處理器的發(fā)展趨勢,對其相關(guān)技術(shù)特別是Cache工作機制進行了詳細的闡述。根據(jù)OpenSPARC T1處理器開放的源代碼,分析了該處理器的體系結(jié)構(gòu)。在此之后,本文對OpenSPARC T1處理器的Cache及數(shù)據(jù)交互機制進行了深入的研究,重點分析了OpenSPARC T1處理器所采用的6種Cache優(yōu)化技術(shù),并通過SimpleScalar模擬器進行了驗證。在此基礎(chǔ)上,本文對OpenSPARC T1處理器Cache抖動問題的優(yōu)化方法進行探索,使用一種軟硬件優(yōu)化技術(shù)相結(jié)合的空間鎖環(huán)優(yōu)化技術(shù),計算了該技術(shù)在提升OpenSPARC T1處理器系統(tǒng)性能方面的理論收益值。其次,本文設(shè)計了一種專為Cache教學(xué)服務(wù)的OpenCache教學(xué)平臺,OpenCache基于OpenSPARC T1處理器硬件平臺,其設(shè)計源于在學(xué)界和工業(yè)界大量應(yīng)用的開源模擬器SimpleScalar。本文詳細分析了該平臺的設(shè)計需求,歸納出了設(shè)計時應(yīng)注意的要點,根據(jù)OpenSPARC T1處理器RTL級源代碼,使用EDA工具搭建了仿真環(huán)境,進行了回歸測試。OpenCache依據(jù)教學(xué)需求設(shè)計了4大項共8個功能系統(tǒng),介紹了OpenCache教學(xué)平臺的實現(xiàn)過程,包括軟件結(jié)構(gòu)、工作流程、結(jié)果參數(shù)輸出等。通過OpenCache教學(xué)平臺,學(xué)生可以更加深入的理解、掌握以O(shè)penSPARC T1為代表的CMT計算機的Cache技術(shù)。
【關(guān)鍵詞】：OpenSPARC T1 Cache 優(yōu)化技術(shù) 空間鎖環(huán) 教學(xué)平臺
【學(xué)位授予單位】：合肥工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TP332;TP311.52
【目錄】：

• 致謝7-8
• 摘要8-9
• ABSTRACT9-17
• 1 引言17-26
• 1.1 微處理器的發(fā)展趨勢及瓶頸17-19
• 1.2 微處理器中的常用技術(shù)19-21
• 1.2.1 流水線技術(shù)19-21
• 1.2.2 指令級并行21
• 1.3 多核處理器21-24
• 1.3.1 常見的并行計算結(jié)構(gòu)22
• 1.3.2 CMT處理器的優(yōu)勢22-24
• 1.4 本文的研究內(nèi)容24
• 1.5 本文的研究意義24-25
• 1.6 本文的組織結(jié)構(gòu)25-26
• 2 多核處理器的片內(nèi)存儲機制26-40
• 2.1 多核處理器Cache機制的提出與基本原理26-27
• 2.2 多核處理器中的Cache結(jié)構(gòu)27-31
• 2.2.1 二級Cache的共享與私有28-29
• 2.2.2 非一致Cache結(jié)構(gòu)29-31
• 2.3 Cache的放置與替換31-35
• 2.3.1 Cache的映射規(guī)則31-34
• 2.3.2 Cache的替換策略34
• 2.3.3 Cache的寫策略34-35
• 2.4 多核處理器Cache的一致性問題35-39
• 2.4.1 Cache一致性的定義36
• 2.4.2 基于監(jiān)聽的一致性協(xié)議36-38
• 2.4.3 基于目錄的一致性協(xié)議38-39
• 2.5 本章小結(jié)39-40
• 3 OpenSPARC T1處理器的存儲機制40-55
• 3.1 OpenSPARC T1處理器概述40-43
• 3.1.1 OpenSPARC T1處理器簡介40-41
• 3.1.2 SPARC V9處理器核41-43
• 3.1.3 OpenSPARC T1處理器的其他組件43
• 3.2 OpenSPARC T1處理器的一級緩存43-46
• 3.2.1 I-Cache43
• 3.2.2 I-Cache的填充路徑43-44
• 3.2.3 I-Cache的缺失路徑44-45
• 3.2.4 D-Cache45-46
• 3.3 OpenSPARC T1處理器的二級緩存46-51
• 3.3.1 L2-Cache Bank的結(jié)構(gòu)46-49
• 3.3.2 L2-Cache流水線49-50
• 3.3.3 L2-Cache的一致性50-51
• 3.4 OpenSPARC T1處理器的片內(nèi)互聯(lián)與數(shù)據(jù)傳輸51-54
• 3.4.1 OpenSPARC T1處理器中的CPU-Cache交叉開關(guān)51-52
• 3.4.2 PCX的數(shù)據(jù)傳輸52-53
• 3.4.3 CPX的數(shù)據(jù)傳輸53-54
• 3.5 本章小結(jié)54-55
• 4 OpenSPARC T1處理器中Cache優(yōu)化的研究與探索55-69
• 4.1 Cache的性能指標(biāo)55-56
• 4.2 減少Cache的缺失率56-60
• 4.2.1 增加Cache塊大小58
• 4.2.2 增大Cache總?cè)萘?/span>58-59
• 4.2.3 增加相聯(lián)度59-60
• 4.3 減少Cache的命中時間60-61
• 4.4 減少Cache的缺失代價61-63
• 4.4.1 多級Cache結(jié)構(gòu)61-62
• 4.4.2 讀缺失的優(yōu)先級高于寫操作62-63
• 4.5 OpenSPARC T1處理器Cache的優(yōu)化探索63-67
• 4.5.1 Cache抖動現(xiàn)象63
• 4.5.2 使用循環(huán)Cache優(yōu)化Cache抖動63-64
• 4.5.3 使用空間鎖環(huán)優(yōu)化Cache抖動64-66
• 4.5.4 空間鎖環(huán)優(yōu)化收益分析66-67
• 4.6 本章小結(jié)67-69
• 5 OpenCache教學(xué)平臺的設(shè)計與實現(xiàn)69-90
• 5.1 設(shè)計背景與需求分析69-70
• 5.1.1 設(shè)計背景69
• 5.1.2 需求分析69-70
• 5.2 設(shè)計要點70
• 5.3 仿真環(huán)境設(shè)定70-76
• 5.3.1 仿真系統(tǒng)要求70-71
• 5.3.2 仿真總體流程71-74
• 5.3.3 回歸測試74-76
• 5.4 OpenCache的功能設(shè)計76-85
• 5.4.1 OpenCache的層級系統(tǒng)77-78
• 5.4.2 OpenCache的結(jié)構(gòu)系統(tǒng)78-81
• 5.4.3 OpenCache的策略系統(tǒng)81-83
• 5.4.4 其他優(yōu)化技術(shù)系統(tǒng)83-84
• 5.4.5 OpenCache教學(xué)平臺的操作步驟84-85
• 5.5 OpenCache教學(xué)平臺的實現(xiàn)85-88
• 5.5.1 OpenCache的軟件體系結(jié)構(gòu)85-86
• 5.5.2 OpenCache的工作流程86-87
• 5.5.3 OpenCache的參數(shù)輸出87-88
• 5.6 本章小結(jié)88-90
• 6 總結(jié)與展望90-92
• 6.1 工作總結(jié)90
• 6.2 研究展望90-92
• 參考文獻92-96
• 攻讀碩士學(xué)位期間的學(xué)術(shù)活動及成果情況96

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