發(fā)布時(shí)間：2017-08-14 03:34

  本文關(guān)鍵詞：基于PLB4總線的DDR3控制器的設(shè)計(jì)與優(yōu)化

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【摘要】：內(nèi)存是計(jì)算機(jī)系統(tǒng)的信息存儲(chǔ)部件,主設(shè)備與內(nèi)存間信息交換的速度是影響系統(tǒng)性能的關(guān)鍵因素。PLB總線是IBM提出的嵌入式總線標(biāo)準(zhǔn),用于主設(shè)備與片內(nèi)存儲(chǔ)以及PCIE、DMA、SRIO等高速設(shè)備的互聯(lián),在So C設(shè)計(jì)中使用廣泛。該項(xiàng)目中DDR3作為從設(shè)備掛接到PLB4總線上,而選用的DDR3控制器IP核基于HIF接口,使用該IP核需要設(shè)計(jì)一套簡(jiǎn)單高效的總線橋邏輯,以滿足系統(tǒng)訪存性能要求。文中提出一種基于PLB4總線接口的DDR3控制器的設(shè)計(jì)方案,通過對(duì)數(shù)據(jù)流、控制流進(jìn)行深入分析,采用請(qǐng)求合并、多級(jí)流水、數(shù)據(jù)預(yù)測(cè)、地址與控制信息復(fù)用、讀數(shù)據(jù)亂序處理等方式,對(duì)訪存效率影響較大的總線橋進(jìn)行了速度和面積優(yōu)化。仿真證明,優(yōu)化后訪存性能得到顯著提升。
【作者單位】： 西安航空計(jì)算技術(shù)研究所集成電路與微系統(tǒng)設(shè)計(jì)航空科技重點(diǎn)實(shí)驗(yàn)室;
【關(guān)鍵詞】： 內(nèi)存 性能 速度 面積 優(yōu)化
【基金】：中國(guó)航空科學(xué)基金(2015ZC51036)
【分類號(hào)】：TP333
【正文快照】： 0引言在高性能So C設(shè)計(jì)中,高速的片上總線和高效的片上內(nèi)存管理是不可或缺的組成部分。DDR3是由JEDEC制定的新一代DDR內(nèi)存技術(shù)標(biāo)準(zhǔn)。在現(xiàn)行的各種總線標(biāo)準(zhǔn)中,IBM公司提出的Core Connect總線結(jié)構(gòu)具有突出的性能和效率優(yōu)勢(shì),能夠滿足日益復(fù)雜化和高速化的So C設(shè)計(jì)要求,成為業(yè)內(nèi)標(biāo)

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中國(guó)碩士學(xué)位論文全文數(shù)據(jù)庫(kù) 前1條

1 韓旭東;適用于PLB4的SDRAM控制器的設(shè)計(jì)與驗(yàn)證[D];西安電子科技大學(xué);2015年

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本文編號(hào)：670594