本文關(guān)鍵詞：基于端系統(tǒng)的分組IO加速技術(shù)應(yīng)用研究

  更多相關(guān)文章： 端系統(tǒng) 多核 流親和 鏈?zhǔn)桨l(fā)送 TLB

【摘要】：隨著新型網(wǎng)絡(luò)業(yè)務(wù)、網(wǎng)絡(luò)協(xié)議以及多核技術(shù)的發(fā)展和成熟,具有高速業(yè)務(wù)處理能力、高可編程性、基于多核處理器的網(wǎng)絡(luò)分組處理端系統(tǒng),成為學(xué)術(shù)界和工業(yè)界研究的熱點(diǎn)。一方面,通用多核分組處理性能受到諸如TLB表項(xiàng)失效率高、分組IO開銷大、多核共享內(nèi)存以及CPU中斷處理等問題的困擾;另一方面,數(shù)據(jù)加載、發(fā)送、拷貝以及緩沖區(qū)管理占用大量分組IO處理時(shí)間。針對上述問題,本文提出了一種基于端系統(tǒng)應(yīng)用的分組IO加速技術(shù),主要工作和創(chuàng)新點(diǎn)包括:(1)提出了基于端系統(tǒng)的分組IO接收端流親和技術(shù),即數(shù)據(jù)通路和緩沖區(qū)流親和,將每個線程接收、處理的數(shù)據(jù),附著到指定內(nèi)核上運(yùn)行,大為降低TLB表項(xiàng)失效帶來的開銷。緩沖區(qū)地址池的創(chuàng)建、分配、釋放由硬件完成,接收端數(shù)據(jù)路徑是一種無中斷的、多線程并行處理的、包含極少數(shù)據(jù)復(fù)制的快速通道。(2)提出了基于端系統(tǒng)的分組IO發(fā)送端鏈?zhǔn)桨l(fā)送技術(shù),CPU訪問任意內(nèi)存空間由專用硬件完成,并采用快速鏈?zhǔn)桨l(fā)送技術(shù),發(fā)送端是一種無中斷的、數(shù)據(jù)鏈?zhǔn)絺鬏數(shù)目焖偻ǖ馈?3)設(shè)計(jì)了分組IO加速技術(shù)的實(shí)現(xiàn)框架,對實(shí)現(xiàn)框架中各模塊和數(shù)據(jù)結(jié)構(gòu)進(jìn)行了詳細(xì)設(shè)計(jì),并定義各模塊間的交互關(guān)系。(4)搭建可編程網(wǎng)絡(luò)實(shí)驗(yàn)平臺,并對端系統(tǒng)應(yīng)用分組IO的性能進(jìn)行了實(shí)驗(yàn)與測試,實(shí)驗(yàn)結(jié)果表明,采用IO加速技術(shù)的端系統(tǒng),能夠使平均報(bào)文收發(fā)性能最高提升達(dá)2.14倍。綜上所述,本文提出了基于端系統(tǒng)應(yīng)用的分組IO加速技術(shù),該技術(shù)已成功應(yīng)用于基于高性能國產(chǎn)CPU構(gòu)建的通用多核網(wǎng)絡(luò)處理器平臺上,其研究成果對分組IO加速技術(shù)的研究有一定的理論意義和實(shí)用價(jià)值。
【關(guān)鍵詞】：端系統(tǒng) 多核 流親和 鏈?zhǔn)桨l(fā)送 TLB
【學(xué)位授予單位】：湖南工業(yè)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TP332
【目錄】：

• 摘要4-5
• ABSTRACT5-9
• 第一章 緒論9-13
• 1.1 研究背景及意義9-10
• 1.2 國內(nèi)外研究現(xiàn)狀10-11
• 1.3 論文的工作和創(chuàng)新11
• 1.4 論文結(jié)構(gòu)11-13
• 第二章 相關(guān)研究13-24
• 2.1 DMA、PCIE簡介13-14
• 2.2 通用網(wǎng)絡(luò)接口報(bào)文IO技術(shù)14-17
• 2.3 軟件路由器報(bào)文IO技術(shù)17-19
• 2.4 網(wǎng)絡(luò)處理器報(bào)文IO技術(shù)19-23
• 2.4.1 IBM PowerNP NP4GS3網(wǎng)絡(luò)處理器19-20
• 2.4.2 XLR網(wǎng)絡(luò)處理器20-22
• 2.4.3 EZchip NP-4 網(wǎng)絡(luò)處理器22-23
• 2.5 本章小結(jié)23-24
• 第三章 新型分組IO接收端流親和技術(shù)24-32
• 3.1 流親和技術(shù)設(shè)計(jì)原理24
• 3.2 流親和技術(shù)體系架構(gòu)24-30
• 3.2.1 流親和報(bào)文緩沖區(qū)描述符管理機(jī)制24-28
• 3.2.2 流親和接收機(jī)制28-30
• 3.3 流親和技術(shù)實(shí)現(xiàn)系統(tǒng)30-31
• 3.4 小結(jié)31-32
• 第四章 新型分組IO發(fā)送端鏈?zhǔn)桨l(fā)送技術(shù)32-40
• 4.1 鏈?zhǔn)桨l(fā)送設(shè)計(jì)原理32
• 4.2 鏈?zhǔn)桨l(fā)送體系結(jié)構(gòu)32-38
• 4.2.1 PCIE接收機(jī)制34-35
• 4.2.2 PCIE發(fā)送機(jī)制35-36
• 4.2.3 DMA轉(zhuǎn)發(fā)機(jī)制36-37
• 4.2.4 DMA描述符管理機(jī)制37-38
• 4.3 分組IO鏈?zhǔn)桨l(fā)送算法描述38-39
• 4.4 小結(jié)39-40
• 第五章 分組IO加速技術(shù)實(shí)現(xiàn)與性能分析40-57
• 5.1 開發(fā)平臺簡介40
• 5.2 分組IO加速系統(tǒng)實(shí)現(xiàn)40-55
• 5.2.1 DMA接收模塊（DMA_RX）41-44
• 5.2.2 PCIE接收模塊（PCIE_RX）44-48
• 5.2.3 PICE發(fā)送模塊（PCIE_TX）48-52
• 5.2.4 DMA描述符管理模塊（DMA_TX_DES）52-53
• 5.2.5 DMA轉(zhuǎn)發(fā)模塊（DMA_TX_PKT）53-55
• 5.3 實(shí)驗(yàn)結(jié)果與分析55-56
• 5.4 小結(jié)56-57
• 第六章 總結(jié)與展望57-58
• 6.1 總結(jié)57
• 6.2 展望57-58
• 參考文獻(xiàn)58-61
• 附錄A 報(bào)文傳輸格式61-62
• 攻讀學(xué)位期間發(fā)表的論文及參加的項(xiàng)目62-63
• 致謝63

【相似文獻(xiàn)】

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3 劉瑞e，

本文編號：661185