本文關鍵詞：基于端系統(tǒng)的分組IO加速技術應用研究

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【摘要】：隨著新型網絡業(yè)務、網絡協(xié)議以及多核技術的發(fā)展和成熟,具有高速業(yè)務處理能力、高可編程性、基于多核處理器的網絡分組處理端系統(tǒng),成為學術界和工業(yè)界研究的熱點。一方面,通用多核分組處理性能受到諸如TLB表項失效率高、分組IO開銷大、多核共享內存以及CPU中斷處理等問題的困擾;另一方面,數據加載、發(fā)送、拷貝以及緩沖區(qū)管理占用大量分組IO處理時間。針對上述問題,本文提出了一種基于端系統(tǒng)應用的分組IO加速技術,主要工作和創(chuàng)新點包括:(1)提出了基于端系統(tǒng)的分組IO接收端流親和技術,即數據通路和緩沖區(qū)流親和,將每個線程接收、處理的數據,附著到指定內核上運行,大為降低TLB表項失效帶來的開銷。緩沖區(qū)地址池的創(chuàng)建、分配、釋放由硬件完成,接收端數據路徑是一種無中斷的、多線程并行處理的、包含極少數據復制的快速通道。(2)提出了基于端系統(tǒng)的分組IO發(fā)送端鏈式發(fā)送技術,CPU訪問任意內存空間由專用硬件完成,并采用快速鏈式發(fā)送技術,發(fā)送端是一種無中斷的、數據鏈式傳輸的快速通道。(3)設計了分組IO加速技術的實現框架,對實現框架中各模塊和數據結構進行了詳細設計,并定義各模塊間的交互關系。(4)搭建可編程網絡實驗平臺,并對端系統(tǒng)應用分組IO的性能進行了實驗與測試,實驗結果表明,采用IO加速技術的端系統(tǒng),能夠使平均報文收發(fā)性能最高提升達2.14倍。綜上所述,本文提出了基于端系統(tǒng)應用的分組IO加速技術,該技術已成功應用于基于高性能國產CPU構建的通用多核網絡處理器平臺上,其研究成果對分組IO加速技術的研究有一定的理論意義和實用價值。
【關鍵詞】：端系統(tǒng) 多核 流親和 鏈式發(fā)送 TLB
【學位授予單位】：湖南工業(yè)大學
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TP332
【目錄】：

• 摘要4-5
• ABSTRACT5-9
• 第一章 緒論9-13
• 1.1 研究背景及意義9-10
• 1.2 國內外研究現狀10-11
• 1.3 論文的工作和創(chuàng)新11
• 1.4 論文結構11-13
• 第二章 相關研究13-24
• 2.1 DMA、PCIE簡介13-14
• 2.2 通用網絡接口報文IO技術14-17
• 2.3 軟件路由器報文IO技術17-19
• 2.4 網絡處理器報文IO技術19-23
• 2.4.1 IBM PowerNP NP4GS3網絡處理器19-20
• 2.4.2 XLR網絡處理器20-22
• 2.4.3 EZchip NP-4 網絡處理器22-23
• 2.5 本章小結23-24
• 第三章 新型分組IO接收端流親和技術24-32
• 3.1 流親和技術設計原理24
• 3.2 流親和技術體系架構24-30
• 3.2.1 流親和報文緩沖區(qū)描述符管理機制24-28
• 3.2.2 流親和接收機制28-30
• 3.3 流親和技術實現系統(tǒng)30-31
• 3.4 小結31-32
• 第四章 新型分組IO發(fā)送端鏈式發(fā)送技術32-40
• 4.1 鏈式發(fā)送設計原理32
• 4.2 鏈式發(fā)送體系結構32-38
• 4.2.1 PCIE接收機制34-35
• 4.2.2 PCIE發(fā)送機制35-36
• 4.2.3 DMA轉發(fā)機制36-37
• 4.2.4 DMA描述符管理機制37-38
• 4.3 分組IO鏈式發(fā)送算法描述38-39
• 4.4 小結39-40
• 第五章 分組IO加速技術實現與性能分析40-57
• 5.1 開發(fā)平臺簡介40
• 5.2 分組IO加速系統(tǒng)實現40-55
• 5.2.1 DMA接收模塊（DMA_RX）41-44
• 5.2.2 PCIE接收模塊（PCIE_RX）44-48
• 5.2.3 PICE發(fā)送模塊（PCIE_TX）48-52
• 5.2.4 DMA描述符管理模塊（DMA_TX_DES）52-53
• 5.2.5 DMA轉發(fā)模塊（DMA_TX_PKT）53-55
• 5.3 實驗結果與分析55-56
• 5.4 小結56-57
• 第六章 總結與展望57-58
• 6.1 總結57
• 6.2 展望57-58
• 參考文獻58-61
• 附錄A 報文傳輸格式61-62
• 攻讀學位期間發(fā)表的論文及參加的項目62-63
• 致謝63

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本文編號：661185