本文關鍵詞：DSP-X SRIO邏輯和傳輸層部件設計與實現(xiàn)

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【摘要】：我校自主研制的高性能數(shù)字信號處理器DSP-X是一款多核定點浮點DSP處理器芯片。DSP-X芯片內部集成了兩個基于Rapid IO協(xié)議規(guī)范2.1版本的串行Rapid IO(SRIO)模塊,用于片內、片外互連及數(shù)據通信。Rapid IO協(xié)議規(guī)范2.1版本采用三層分級體系架構:邏輯層定義全部的協(xié)議和包的格式;傳輸層定義Rapid IO數(shù)據包的路由;物理層定義了Rapid IO的電氣特性。為了滿足項目中的互連總線設計需求,本文在深入研究了Rapid IO協(xié)議規(guī)范2.1版本的基礎設計實現(xiàn)了邏輯和傳輸層部件。串行Rapid IO的邏輯和傳輸層部件實現(xiàn)了Rapid IO協(xié)議規(guī)范2.1版本的邏輯層協(xié)議和傳輸層協(xié)議功能,邏輯和傳輸層部件可以劃分為OB發(fā)送通道、IB接收通道以及配置寄存器模塊三個部分:IB接收通道采用輪轉循環(huán)方式實現(xiàn)Rapid IO包的包頭與有效數(shù)據載荷解碼分割,并完成邏輯和傳輸層錯誤報告與丟包處理,IB接收端的最多8個包緩存,帶響應請求包索引追蹤,IB接收鏈路接口處基于握手機制包數(shù)據信息傳輸功能;OB發(fā)送通道路實現(xiàn)OB發(fā)送鏈路接口處數(shù)據信息的Rapid IO格式轉換,OB發(fā)送端的最多8個包緩存,基于優(yōu)先級的Rapid IO包重排序,索引標簽產生,采用輪轉循環(huán)機制對Rapid IO包進行組裝和64比特切割發(fā)送;配置寄存器模塊捕獲檢測到的邏輯層和與傳輸層錯誤報告,提供邏輯和傳輸層部件支持的事務操作使能信息,包括讀、寫、有響應寫、流寫、讀-修改-寫與維護操作6種I/O邏輯操作和門鈴操作。本文對設計的邏輯和傳輸層部件進行層次化的模擬驗證,同時對驗證方案和驗證結果進行了描述,驗證結果表明,設計的邏輯和傳輸層部件能夠實現(xiàn)Rapid IO事務收發(fā)、優(yōu)先級重排序、鏈路支持最多8個最大Rapid IO包緩存,能夠支持1x/2x/4x通道,傳輸速率1.25 Gbps、2.5 Gbps、3.125 Gbps和5.0Gbps,達到了DSP-X芯片的設計規(guī)范要求。
【關鍵詞】：SRIO 邏輯層 傳輸層 模擬驗證 OB發(fā)送 IB接收
【學位授予單位】：國防科學技術大學
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TP332

【共引文獻】

中國碩士學位論文全文數(shù)據庫 前10條

1 田甜;FT-XDSP中高性能SIMD浮點乘加單元的研究與實現(xiàn)[D];國防科學技術大學;2013年

2 張闖;X-DSP64位定點運算單元與向量歸約網絡的設計與實現(xiàn)[D];國防科學技術大學;2013年

3 李明;X-DSP一級數(shù)據Cache的設計與實現(xiàn)[D];國防科學技術大學;2013年

4 李星;1GHz 64位高性能浮點加法器的設計及優(yōu)化[D];國防科學技術大學;2013年

5 陳俊杰;FT-Matrix標量數(shù)據訪存單元的設計及其參數(shù)化[D];國防科學技術大學;2013年

6 周濤;1GHz X-DSP芯片ALU部件設計與實現(xiàn)[D];國防科學技術大學;2013年

7 劉元龍;基于路徑的OCV分析方法研究與實現(xiàn)[D];國防科學技術大學;2013年

8 歐陽邦見;多核X-DSPX共享存儲部件的設計與實現(xiàn)[D];國防科學技術大學;2013年

9 黃健;基于DMA機制的高性能X-QDSP片上AXI總線橋接控制器的設計與實現(xiàn)[D];國防科學技術大學;2013年

10 成興華;FT-XDSP高性能64位定點SIMD乘加部件的設計與實現(xiàn)[D];國防科學技術大學;2013年

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本文編號：645296