本文關(guān)鍵詞：X-DSP多通道多鏈路雙向環(huán)形片上網(wǎng)絡(luò)及網(wǎng)絡(luò)接口的設(shè)計(jì)

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【摘要】：面對(duì)日益復(fù)雜的應(yīng)用需求以及深亞微米技術(shù)的發(fā)展,片上多核處理器逐漸成為了微處理器設(shè)計(jì)的主流。隨著片上集成核心數(shù)目的增加,片上通信網(wǎng)絡(luò)逐漸取代計(jì)算部件成為多核處理器設(shè)計(jì)的重心,其通信效率的高低直接決定了芯片整體性能的優(yōu)劣。本文針對(duì)具有高帶寬低延遲需求的多核處理器設(shè)計(jì)了一種多通道層多鏈路組成的雙向環(huán)形互連結(jié)構(gòu),并對(duì)該互連結(jié)構(gòu)設(shè)計(jì)了專(zhuān)用的網(wǎng)絡(luò)接口。(1)本文設(shè)計(jì)的環(huán)形互連結(jié)構(gòu)根據(jù)消息類(lèi)型不同分為讀通道、寫(xiě)通道和配置通道;讀/寫(xiě)通道分別由兩條鏈路(順時(shí)針和逆時(shí)針鏈路)組成,配置通道由一條單向鏈路組成;讀鏈路僅支持單播傳輸,寫(xiě)鏈路和配置鏈路均支持單播和多播傳輸。多通道層傳輸有利于避免不同類(lèi)型消息間的相互干擾;在系統(tǒng)運(yùn)行過(guò)程中,讀/寫(xiě)事務(wù)負(fù)載較重,讀/寫(xiě)通道各設(shè)兩條鏈路有利于降低讀/寫(xiě)通道的傳輸壓力。(2)本文設(shè)計(jì)的路由器無(wú)緩存,網(wǎng)絡(luò)中的消息具有最高優(yōu)先級(jí),消息一旦進(jìn)入網(wǎng)絡(luò)便可無(wú)阻塞地傳送到目的節(jié)點(diǎn);同時(shí)消息可在單周期內(nèi)完成相鄰兩個(gè)路由器之間的傳輸;為降低讀/寫(xiě)事務(wù)的傳輸延遲,在消息進(jìn)入網(wǎng)絡(luò)時(shí)采取最短路徑的鏈路選擇策略。(3)本文網(wǎng)絡(luò)接口設(shè)計(jì)中,針對(duì)大位寬數(shù)據(jù)仲裁器提出了分級(jí)設(shè)計(jì)思想。然后用Verilog代碼實(shí)現(xiàn)一級(jí)設(shè)計(jì)和分級(jí)設(shè)計(jì),并通過(guò)Cadence公司的RTL Compiler綜合工具在相同約束條件下對(duì)其分別綜合分析,證明了與一級(jí)設(shè)計(jì)相比,多級(jí)設(shè)計(jì)功耗增加了0.97%,但其面積卻減小了0.83%左右,最大的好處在于仲裁速度提升了37.06%(時(shí)鐘周期為600ps的情況下,由591ps提升到372ps)。此外,還對(duì)設(shè)計(jì)的網(wǎng)絡(luò)接口進(jìn)行邏輯綜合,結(jié)果顯示該設(shè)計(jì)能滿(mǎn)足1.67GHz的設(shè)計(jì)需求。(4)本文最后建立了模擬仿真平臺(tái),為便于模擬仿真和性能評(píng)估,對(duì)本文設(shè)計(jì)進(jìn)行了精簡(jiǎn)。然后利用建立的平臺(tái)對(duì)精簡(jiǎn)后的設(shè)計(jì)進(jìn)行模擬仿真,驗(yàn)證了讀通道的單播功能、寫(xiě)通道的多播功能以及網(wǎng)絡(luò)傳輸過(guò)程中的單周期無(wú)阻塞功能。最后對(duì)本設(shè)計(jì)的環(huán)形互連網(wǎng)絡(luò)在不同條件下進(jìn)行性能評(píng)估,結(jié)果顯示網(wǎng)絡(luò)吞吐率約為0.31消息/節(jié)點(diǎn)/鏈路/周期;在阻塞較輕時(shí),消息在網(wǎng)絡(luò)接口及網(wǎng)絡(luò)中的平均傳輸延遲約在6~7個(gè)時(shí)鐘周期;網(wǎng)絡(luò)峰值帶寬為427.52GByte/s,為相關(guān)研究的2倍以上。
【關(guān)鍵詞】：多核處理器 片上網(wǎng)絡(luò) 環(huán)形互連結(jié)構(gòu) 網(wǎng)絡(luò)接口 仲裁器分級(jí)設(shè)計(jì)
【學(xué)位授予單位】：國(guó)防科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類(lèi)號(hào)】：TP332
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本文編號(hào)：611078