本文關(guān)鍵詞：基于51MX的JTAG接口的設(shè)計與仿真，由筆耕文化傳播整理發(fā)布。

【摘要】：JTAG(Joint Test Action Group聯(lián)合測試行動小組)技術(shù)是可測性設(shè)計技術(shù)中邊界掃描技術(shù)的一種。JTAG邊界掃描分為兩種，一種用來檢測芯片的電氣特性；一種用在芯片調(diào)試階段，通過JTAG接口在電路正常工作期間觀測或修改電路的行為。 51MX一款8位CPU核，大多數(shù)8位CPU核都沒有像ARM核一樣，帶有調(diào)試接口，沒有辦法在線調(diào)試。本設(shè)計正是基于這種考慮，在8位CPU核上添加了JTAG接口。51MX作為SOC芯片的CPU核，采用復(fù)雜指令集，指令和數(shù)據(jù)長度都是8位，支持標(biāo)準(zhǔn)51的所有指令。 FPGA驗證是在FPGA開發(fā)板上模擬代碼的實際工作環(huán)境，加上時序，面積等約束，對代碼進(jìn)行功能仿真驗證。所以，進(jìn)行FPGA驗證之前，要在原RTL代碼上添加FPGA仿真需要的代碼，之后再用軟件仿真，軟件仿真通過后，下載到FPGA開發(fā)板中仿真驗證。 本文通過對IEEE1149.1協(xié)議，51MX CPU核的深入研究，結(jié)合在線調(diào)試接口的應(yīng)用，設(shè)計了一款可以在51MX正常工作的情況下，對它的RAM，ROM進(jìn)行訪問，，設(shè)置程序斷點，控制程序單步執(zhí)行的JTAG接口。本設(shè)計進(jìn)行了RTL代碼設(shè)計，功能仿真，DC綜合以及FPGA功能驗證。
【關(guān)鍵詞】：JTAG IEEE1149.1 51 FPGA CPU核 芯片測試
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP334.7
【目錄】：

• 摘要3-4
• Abstract4-8
• 第一章 緒論8-12
• 1.1 研究背景8-11
• 1.1.1 可測性設(shè)計8
• 1.1.2 可測性設(shè)計的常用方法8-11
• 1.1.3 JTAG 的由來11
• 1.2 本論文研究意義及內(nèi)容11-12
• 第二章 JTAG 協(xié)議12-24
• 2.1 概述12
• 2.2 測試訪問端口(TAP)12-13
• 2.2.1 測試時鐘信號 TCK13
• 2.2.2 模式選擇信號 TMS13
• 2.2.3 測試數(shù)據(jù)輸入信號 TDI13
• 2.2.4 測試數(shù)據(jù)輸出信號 TDO13
• 2.2.5 復(fù)位信號 TRST13
• 2.3 測試邏輯架構(gòu)13-14
• 2.3.1 概述13-14
• 2.3.2 測試邏輯的實現(xiàn)14
• 2.4 TAP 控制器14-20
• 2.4.1 TAP Controller 狀態(tài)機15
• 2.4.2 TAP Controller 各狀態(tài)描述15-18
• 2.4.3 TAP Controller 的操作18-20
• 2.5 指令及指令寄存器20
• 2.5.1 指令20
• 2.5.2 指令寄存器20
• 2.6 測試數(shù)據(jù)寄存器20-22
• 2.7 本章小結(jié)22-24
• 第三章 51MX24-34
• 3.1 單片機簡介24-26
• 3.2 51MX 介紹26-27
• 3.3 51MX 功能概述27-28
• 3.4 主要引腳及其功能介紹28-29
• 3.5 特殊功能寄存器(SFR)簡介29-30
• 3.6 存儲器管理30-31
• 3.6.1 物理空間分配圖30-31
• 3.6.2 物理地址的分配方案31
• 3.7 51MX 指令系統(tǒng)介紹31-33
• 3.7.1 指令31-32
• 3.7.2 指令尋址方式32-33
• 3.8 本章小結(jié)33-34
• 第四章 JTAG 接口的設(shè)計實現(xiàn)及仿真34-60
• 4.1 JTAG 接口功能框圖34
• 4.2 接口支持指令介紹34-35
• 4.3 各功能模塊實現(xiàn)情況35-40
• 4.3.1 RWREG 模塊36-39
• 4.3.2 BREAKPOINT 模塊39
• 4.3.3 STEP 模塊39-40
• 4.3.4 TAP 控制器模塊40
• 4.4 設(shè)計中關(guān)鍵技術(shù)40-48
• 4.4.1 單 bit 信號跨時鐘域處理41-45
• 4.4.2 多 bit 信號跨時鐘域處理45-46
• 4.4.3 邊沿檢測46-47
• 4.4.4 脈沖檢測電路47-48
• 4.4.5 各個跨時鐘域方法的使用條件48
• 4.5 各功能仿真結(jié)果48-51
• 4.5.1 讀寫內(nèi)部 RAM49
• 4.5.2 讀寫外部 RAM49-50
• 4.5.3 外部 ROM 讀操作50
• 4.5.4 斷點設(shè)置50
• 4.5.5 單步執(zhí)行功能50-51
• 4.6 JTAG 接口的綜合51-58
• 4.6.1 邏輯綜合概述51-52
• 4.6.2 綜合腳本52-55
• 4.6.3 本設(shè)計綜合腳本55-57
• 4.6.4 綜合結(jié)果說明57-58
• 4.7 本章小結(jié)58-60
• 第五章 JTAG 接口的 FPGA 驗證60-66
• 5.1 FPGA 及 FPGA 驗證的重要性60
• 5.2 Spartan 3A 開發(fā)板簡介60-61
• 5.3 FPGA 驗證方案及流程61-63
• 5.4 仿真結(jié)果說明63-65
• 5.5 本章小結(jié)65-66
• 第六章 結(jié)論與展望66-68
• 6.1 結(jié)論66
• 6.2 展望66-68
• 致謝68-70
• 參考文獻(xiàn)70-72

【參考文獻(xiàn)】

中國期刊全文數(shù)據(jù)庫 前10條

1 魯巍,楊修濤,李曉維;基于JTAG標(biāo)準(zhǔn)的邊界掃描在通用CPU中的設(shè)計[J];計算機工程;2004年19期

2 趙永建;段國東;李苗;;集成電路中的多時鐘域同步設(shè)計技術(shù)[J];計算機工程;2008年09期

3 余駿;黨云飛;;高速JTAG在線仿真器設(shè)計[J];計算機工程;2011年24期

4 汪東,馬劍武,陳書明;基于Gray碼的異步FIFO接口技術(shù)及其應(yīng)用[J];計算機工程與科學(xué);2005年01期

5 張凱虹;;一種FPGA驗證與測試的方法介紹[J];計算機與數(shù)字工程;2010年09期

6 常志恒;肖鐵軍;史順波;;基于JTAG的片上調(diào)試器與調(diào)試系統(tǒng)的設(shè)計實現(xiàn)[J];計算機工程與應(yīng)用;2012年30期

7 羅桂瓊;;CPU系統(tǒng)級驗證平臺的研究與實現(xiàn)[J];邵陽學(xué)院學(xué)報(自然科學(xué)版);2006年02期

8 徐翼;鄭建宏;;異步時鐘域的亞穩(wěn)態(tài)問題和同步器[J];微計算機信息;2008年05期

9 黃敏敏,林媛,徐中佑;一種采用3級指令流水線的51內(nèi)核設(shè)計[J];現(xiàn)代電子技術(shù);2005年20期

10 邵翠萍;史森茂;吳龍勝;;SoC中跨時鐘域的信號同步設(shè)計[J];現(xiàn)代電子技術(shù);2012年08期

  本文關(guān)鍵詞：基于51MX的JTAG接口的設(shè)計與仿真，由筆耕文化傳播整理發(fā)布。

本文編號：493617