本文關(guān)鍵詞：低電壓SRAM時(shí)序控制電路技術(shù)研究，由筆耕文化傳播整理發(fā)布。

【摘要】：移動(dòng)互聯(lián)網(wǎng)技術(shù)在最近幾年迅猛發(fā)展,其導(dǎo)致微處理器與片上系統(tǒng)對靜態(tài)隨機(jī)存取存儲(chǔ)器(Static Random Access Memory,簡稱SRAM)的要求變得越來越高。然而,由于等比例縮小技術(shù)的深入發(fā)展,芯片的工作電壓變得越來越低,其工藝變化亦隨之增加。工藝變化的增加嚴(yán)重影響系統(tǒng)的性能,例如增加了SRAM時(shí)序控制電路技術(shù)的時(shí)序裕度,進(jìn)而降低了SRAM的工作速度,同時(shí)增加了SRAM的功耗。為解決這個(gè)問題,本文對SRAM時(shí)序控制電路技術(shù)在低電源電壓條件下工作進(jìn)行深入研究。本文的主要工作如下：首先對SRAM的電路結(jié)構(gòu)與工作原理進(jìn)行介紹,并比較反相器鏈延遲技術(shù)與傳統(tǒng)復(fù)制位線技術(shù)的時(shí)序優(yōu)化效果。然后講述現(xiàn)有的幾種新型復(fù)制位線技術(shù),包括可配置復(fù)制位線技術(shù)、多級復(fù)制位線技術(shù)、數(shù)字復(fù)制位線延遲技術(shù)、多級并行復(fù)制位線延遲累加技術(shù)以及雙復(fù)制位線延遲技術(shù),并對現(xiàn)有復(fù)制位線技術(shù)的電路結(jié)構(gòu)與工作原理進(jìn)行介紹。分別對每種復(fù)制位線技術(shù)的電路結(jié)構(gòu)在小同工藝角下進(jìn)行蒙特卡羅仿真,并對現(xiàn)有復(fù)制位線技術(shù)的時(shí)序優(yōu)化效果進(jìn)行比較,同時(shí)指出現(xiàn)有復(fù)制位線技術(shù)存在的一些問題。最后,本文提出一種降低SRAM靈敏放大器使能(Sense Amplifier Enable,簡稱SAE)時(shí)序變化的8T雙數(shù)字復(fù)制位線延遲技術(shù)(8-Transistor Dual Digitized Replica Bit-line Delay Technique,簡稱8T DDRBD),該技術(shù)將雙復(fù)制位線延遲技術(shù)與數(shù)字復(fù)制位線延遲技術(shù)進(jìn)行結(jié)合,將兩種技術(shù)的優(yōu)點(diǎn)集成到一起。除此之外,本文提出一種新型8管復(fù)制單元。通過蒙特卡羅仿真驗(yàn)證,8T DDRBD技術(shù)有效地將SAE的時(shí)序變化降低到一個(gè)很低的水平。與傳統(tǒng)復(fù)制位線技術(shù)相比,在臺(tái)積電65nm CMOS (Complementary Metal Oxide Semiconductor)工藝SS工藝角下,當(dāng)電源電壓與溫度分別是0.7V與125℃時(shí),該技術(shù)的SAE時(shí)序變化降低71.8%,其周期時(shí)間改善25.4%。
【關(guān)鍵詞】：SRAM 時(shí)序控制電路 復(fù)制位線技術(shù) 工藝變化 低電壓
【學(xué)位授予單位】：安徽大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TP333
【目錄】：

• 摘要3-4
• Abstract4-8
• 第1章 緒論8-14
• 1.1 研究背景和意義8-10
• 1.2 國內(nèi)外研究現(xiàn)狀10-12
• 1.3 論文主要研究工作12-13
• 1.4 論文整體組織結(jié)構(gòu)13-14
• 第2章 傳統(tǒng)SRAM時(shí)序控制電路技術(shù)14-25
• 2.1 SRAM基本結(jié)構(gòu)14-18
• 2.1.1 存儲(chǔ)陣列14-16
• 2.1.2 地址譯碼電路16
• 2.1.3 靈敏放大器16-17
• 2.1.4 時(shí)序控制電路17
• 2.1.5 輸入/輸出電路17-18
• 2.2 SRAM工作原理18-19
• 2.2.1 數(shù)據(jù)讀出18-19
• 2.2.2 數(shù)據(jù)寫入19
• 2.2.3 數(shù)據(jù)保持19
• 2.3 SRAM時(shí)序控制電路受PVT的影響19-22
• 2.4 傳統(tǒng)復(fù)制位線延遲技術(shù)(Conv)22-23
• 2.5 Conv延遲技術(shù)與反相器鏈延遲技術(shù)的比較23-24
• 2.6 本章小結(jié)24-25
• 第3章 新型SRAM時(shí)序控制電路技術(shù)25-38
• 3.1 可配置復(fù)制位線技術(shù)(CRB)25-26
• 3.1.1 CRB技術(shù)的設(shè)計(jì)與分析25
• 3.1.2 測試與配置25-26
• 3.2 多級復(fù)制位線技術(shù)(MRB)26-28
• 3.2.1 MRB技術(shù)的設(shè)計(jì)原理與分析26-27
• 3.2.2 電路結(jié)構(gòu)與工作原理27-28
• 3.3 數(shù)字復(fù)制位線延遲技術(shù)(DRBD)28-30
• 3.3.1 DRBD技術(shù)的設(shè)計(jì)原理與分析28-29
• 3.3.2 電路結(jié)構(gòu)與工作原理29-30
• 3.4 多級并行復(fù)制位線延遲累加技術(shù)(MPRDA)30-32
• 3.4.1 MPRDA技術(shù)的設(shè)計(jì)原理與分析30
• 3.4.2 電路結(jié)構(gòu)與工作原理30-32
• 3.5 6T雙復(fù)制位線延遲技術(shù)(6T DRBD)32-33
• 3.6 仿真結(jié)果對比分析33-36
• 3.7 現(xiàn)有技術(shù)的不足36-37
• 3.8 本章小結(jié)37-38
• 第4章 8T雙數(shù)字復(fù)制位線延遲技術(shù)38-47
• 4.1 8T DDRBD技術(shù)的設(shè)計(jì)原理與分析38-41
• 4.1.1 8T復(fù)制單元與傳統(tǒng)復(fù)制單元的比較38-39
• 4.1.2 8T DDRBD技術(shù)分析39-41
• 4.2 8T DDRBD技術(shù)的電路結(jié)構(gòu)41-42
• 4.3 8T DDRBD技術(shù)的工作原理42-43
• 4.4 仿真結(jié)果對比分析43-46
• 4.5 本章小結(jié)46-47
• 第5章 總結(jié)與展望47-49
• 5.1 設(shè)計(jì)總結(jié)47
• 5.2 工作展望47-49
• 參考文獻(xiàn)49-52
• 圖表目錄52-54
• 致謝54-55
• 攻讀碩士學(xué)位期間取得的學(xué)術(shù)成果55

【參考文獻(xiàn)】

中國博士學(xué)位論文全文數(shù)據(jù)庫 前1條

1 劉洪濤;高性能傳感器網(wǎng)絡(luò)體系結(jié)構(gòu)及可用帶寬估計(jì)研究[D];廣東工業(yè)大學(xué);2012年

中國碩士學(xué)位論文全文數(shù)據(jù)庫 前4條

1 區(qū)夏;DSP中高速低功耗SRAM的研究與設(shè)計(jì)[D];江南大學(xué);2011年

2 徐雅男;90nm工藝高速低功耗SRAM的設(shè)計(jì)[D];復(fù)旦大學(xué);2010年

3 莫一楠;納米級工藝下SRAM結(jié)構(gòu)研究[D];浙江大學(xué);2013年

4 方海濤;高速低功耗嵌入式SRAM的設(shè)計(jì)[D];華中科技大學(xué);2012年

  本文關(guān)鍵詞：低電壓SRAM時(shí)序控制電路技術(shù)研究，，由筆耕文化傳播整理發(fā)布。

本文編號：444963