本文關鍵詞：DDR3存儲控制器的設計與實現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著DSP(Digital Signal Processor)處理和采集信號的速度及對運算數(shù)據(jù)的需求帶寬越來越高,使得DDR(Double Data Rate)存儲系統(tǒng)無法滿足芯片核內(nèi)計算的數(shù)據(jù)需求,研究提高DDR存儲器性能和數(shù)據(jù)傳輸效率的優(yōu)化與設計技術(shù),對提高DSP的計算效率具有重要的理論意義和實用價值。XDSP處理器是國防科大自主研制的高性能多核DSP處理器,適用于圖像與視頻處理、高性能計算以及無線通信等用途。本文以XDSP處理器項目為背景,設計并實現(xiàn)了DDR3存儲控制器,其中主要工作及創(chuàng)新包括以下幾部分:(1)詳細介紹了DDR存儲的發(fā)展歷程、未來發(fā)展趨勢以及DDR3存儲器內(nèi)部結(jié)構(gòu)和尋址原理,分析了DDR3存儲器的訪存特性,并提出了存儲控制器的設計需求。(2)以XDSP處理器項目為背景,本文設計與實現(xiàn)了XDSP存儲控制器。對存儲控制器進行了模塊劃分,深入研究了各個子模塊的實現(xiàn)方案,其中主要包括異步對接、配置通道、存儲通道以及協(xié)議轉(zhuǎn)換等模塊,并對各模塊的實現(xiàn)方案進行了詳細介紹。(3)設計與實現(xiàn)了訪存調(diào)度器,針對訪存調(diào)度器的實現(xiàn)提出了位置分配策略、輪轉(zhuǎn)仲裁機制、模擬FIFO仲裁、固定優(yōu)先級以及數(shù)據(jù)分離機制等。位置分配策略與固定優(yōu)先級平衡了請求的分配,提高了仲裁范圍;模擬FIFO仲裁與固定優(yōu)先級實現(xiàn)了仲裁設計,解決了請求間的相關性;數(shù)據(jù)分離機制分離了請求和數(shù)據(jù),提升了請求的派發(fā)速率。驗證結(jié)果表明,設計的訪存調(diào)度器功能正確,并顯著提高了DDR3存儲器的訪存效率。(4)對存儲控制器進行模擬功能驗證及綜合優(yōu)化。測試結(jié)果表明存儲控制器的功能正確,并達到了覆蓋率收斂;在40nm工藝下對存儲控制器進行了邏輯綜合,綜合報告表明在時序、面積、功耗都滿足了設計要求,達到了設計目標;對存儲控制器的帶寬利用率及性能進行了分析,分析結(jié)果表明存儲控制器的帶寬利用率達到了設計要求,訪存調(diào)度器使得DDR3存儲器的訪存效率有顯著地提升。
【關鍵詞】：DSP DDR3 訪存調(diào)度器 存儲控制器 協(xié)議轉(zhuǎn)換
【學位授予單位】：國防科學技術(shù)大學
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TP333

  本文關鍵詞：DDR3存儲控制器的設計與實現(xiàn)，由筆耕文化傳播整理發(fā)布。

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本文編號：425085