本文關(guān)鍵詞：基于FPGA的高速數(shù)據(jù)采集與存儲設(shè)備的實現(xiàn)，，由筆耕文化傳播整理發(fā)布。

【摘要】：高速數(shù)據(jù)采集與存儲系統(tǒng)在現(xiàn)代信息處理系統(tǒng)中占據(jù)著舉足輕重的位置。在現(xiàn)代信息處理技術(shù)中,大部分都是通過數(shù)字電路構(gòu)造的系統(tǒng)來完成信息的獲得、處理、控制和傳輸?shù)纫幌盗泄ぷ�。但在實際的工程應(yīng)用中,待處理的信息通常是溫度、濕度、壓強(qiáng)和輻射等物理量,這些物理量需要通過各類專門的傳感器將其轉(zhuǎn)換成連續(xù)的模擬信號。而所謂的數(shù)據(jù)采集,就是指將這些連續(xù)的模擬信號轉(zhuǎn)換成數(shù)字系統(tǒng)能夠處理的數(shù)字信號。所以數(shù)據(jù)采集與數(shù)據(jù)存儲、傳輸一樣,都是處理數(shù)字信號之前十分重要的步驟。數(shù)據(jù)采集的速度與精度、采集得到的數(shù)據(jù)存儲與傳輸?shù)乃俾手苯佑绊懼麄�處理系統(tǒng)的性能。本論文設(shè)計與實現(xiàn)的高速數(shù)據(jù)采集與存儲系統(tǒng)是通過高性能ADC芯片采樣得到高速率與高精度的采樣數(shù)據(jù),將這些數(shù)據(jù)用內(nèi)存緩存并提前做一些處理,再經(jīng)過計算機(jī)總線,將數(shù)據(jù)及時、高效地傳輸至計算機(jī)本地磁盤落盤,從而達(dá)到記錄工作數(shù)據(jù)以及方便使用者反復(fù)查看與分析數(shù)據(jù)的目的。在研究和了解了內(nèi)存與總線技術(shù)的發(fā)展歷程和現(xiàn)狀之后,決定選用DDR3-SDRAM和PCI Express(簡稱PCIe)來分別實現(xiàn)數(shù)據(jù)在本系統(tǒng)中的緩存與傳輸。本系統(tǒng)是基于FPGA來進(jìn)行設(shè)計與實現(xiàn)的,FPGA設(shè)計的靈活性和FPGA模塊化設(shè)計的特點大大縮短了系統(tǒng)的開發(fā)時間與成本,并使系統(tǒng)具備進(jìn)一步擴(kuò)展升級的可能。考慮到編程的難易度與代碼的通用性等方面,在設(shè)計時采用了VerilogHDL硬件描述語言分別對DDR3-SDRAM接口的讀寫狀態(tài)轉(zhuǎn)換、ADC芯片工作模式的控制、采集數(shù)據(jù)的預(yù)處理以及PCIe總線接口的數(shù)據(jù)流控制模塊進(jìn)行了程序的編寫,并通過Isim仿真軟件對各個功能模塊進(jìn)行充分的功能仿真。經(jīng)過充分的仿真驗證和大量的測試分析,本系統(tǒng)的各項功能得以實現(xiàn),各項性能指標(biāo)均達(dá)到設(shè)計目標(biāo)。能夠滿足目前軍事、工業(yè)以及空間探測等領(lǐng)域中對數(shù)據(jù)采集與存儲系統(tǒng)的需求。本論文設(shè)計與實現(xiàn)的高速數(shù)據(jù)采集與存儲系統(tǒng)具有很大的實用價值以及十分廣闊的應(yīng)用前景。
【關(guān)鍵詞】：ADC FPGA DDR3 PCIe Verilog
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP274.2;TP333
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 符號對照表11-12
• 縮略語對照表12-15
• 第一章 緒論15-19
• 1.1 論文的研究背景15-16
• 1.2 國內(nèi)外發(fā)展趨勢16-18
• 1.2.1 數(shù)據(jù)采集技術(shù)的發(fā)展現(xiàn)狀16
• 1.2.2 數(shù)據(jù)存儲技術(shù)的發(fā)展現(xiàn)狀16-17
• 1.2.3 數(shù)據(jù)傳輸技術(shù)的發(fā)展現(xiàn)狀17-18
• 1.3 論文研究內(nèi)容及章節(jié)安排18-19
• 第二章 數(shù)據(jù)采集、存儲與傳輸技術(shù)19-31
• 2.1 數(shù)據(jù)采集原理19-23
• 2.1.1 信號采樣原理19-20
• 2.1.2 采樣方式研究20-23
• 2.2 DDR3-SDRAM內(nèi)存存儲原理23-26
• 2.3 高速數(shù)據(jù)傳輸技術(shù)26-30
• 2.3.1 總線傳輸技術(shù)26-27
• 2.3.2 PCI Express總線技術(shù)27-30
• 2.4 本章小結(jié)30-31
• 第三章 高速數(shù)據(jù)采集與存儲系統(tǒng)的設(shè)計和實現(xiàn)31-55
• 3.1 高速數(shù)據(jù)采集與存儲系統(tǒng)的結(jié)構(gòu)設(shè)計31-34
• 3.2 數(shù)據(jù)采集控制器的設(shè)計與實現(xiàn)34-36
• 3.3 DDR3-SDRAM內(nèi)存控制器的設(shè)計與實現(xiàn)36-47
• 3.3.1 DDR3-SDRAM內(nèi)存控制器模塊的劃分36-37
• 3.3.2 Memory Interface Generator IP核控制37-41
• 3.3.3 用戶接口邏輯的設(shè)計與實現(xiàn)41-47
• 3.4 PCIe G2.0總線接口控制器的設(shè)計與實現(xiàn)47-54
• 3.4.1 PCIe G2.0總線接口控制器模塊的劃分47-48
• 3.4.2 PCIe Endpoint Block IP核簡介48-49
• 3.4.3 DMA讀寫控制器模塊設(shè)計49-53
• 3.4.4 配置信息與狀態(tài)控制模塊設(shè)計53-54
• 3.5 本章小結(jié)54-55
• 第四章 高速數(shù)據(jù)采集與存儲系統(tǒng)的測試與驗證55-65
• 4.1 測試與驗證平臺55-56
• 4.2 數(shù)據(jù)采集模塊的測試56-57
• 4.3 DDR3-SDRAM內(nèi)存讀寫性能測試57-59
• 4.4 PCIe G2.0總線接口數(shù)據(jù)傳輸性能測試59-61
• 4.5 DDR3-SDRAM內(nèi)存與PCIe G2.0總線聯(lián)合性能測試61-63
• 4.6 本章小結(jié)63-65
• 第五章 總結(jié)與展望65-67
• 5.1 論文工作總結(jié)65
• 5.2 未來展望65-67
• 參考文獻(xiàn)67-69
• 致謝69-71
• 作者簡介71-72

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