本文關(guān)鍵詞：基于USB3.0的高速數(shù)據(jù)傳輸系統(tǒng)的研究與設(shè)計(jì)，由筆耕文化傳播整理發(fā)布。

【摘要】：數(shù)據(jù)傳輸系統(tǒng)是很多電子系統(tǒng)的重要組成部分,被廣泛應(yīng)用在數(shù)據(jù)采集、工業(yè)控制、測(cè)試等領(lǐng)域。國(guó)內(nèi)外都在研發(fā)各式各樣的數(shù)據(jù)傳輸系統(tǒng),目前的高速數(shù)據(jù)傳輸一般多是采用PCI接口或者USB2.0接口。PCI接口在易用性上不如USB方便,但是USB2.0受限于480Mbps的帶寬,不能實(shí)現(xiàn)超高速數(shù)據(jù)傳輸。USB3.0的傳輸速率達(dá)到了5Gbps,能有效解決USB2.0在傳輸帶寬上不足的缺陷。基于USB3.0的高速數(shù)據(jù)傳輸系統(tǒng)將USB的易用性和對(duì)傳輸吞吐率的高要求很好的結(jié)合在一起,研究一個(gè)這樣的系統(tǒng)具有重要的現(xiàn)實(shí)意義。本論文提出了一個(gè)基于FPGA和USB3.0的數(shù)據(jù)傳輸系統(tǒng)的設(shè)計(jì)方案并實(shí)現(xiàn),主要包含了以下幾個(gè)方面:1.選擇了市面上較常見的CYUSB3014作為本課題的USB3.0接口芯片。基于CYUSB3014芯片和FPGA技術(shù),對(duì)高速數(shù)據(jù)傳輸系統(tǒng)的總體框架進(jìn)行了設(shè)計(jì),在總體框架中,明確了硬件、FPGA邏輯、軟件的設(shè)計(jì)思路,并提出了測(cè)試方法。2.對(duì)系統(tǒng)硬件總體設(shè)計(jì)進(jìn)行了介紹,對(duì)系統(tǒng)各模塊的電路原理圖設(shè)計(jì)進(jìn)行了詳細(xì)的說明。設(shè)計(jì)了高速數(shù)據(jù)采集系統(tǒng)的PCB板,解決了高速PCB設(shè)計(jì)中的電磁兼容性不好,信號(hào)不完整、電源紋波大這幾個(gè)方面的問題。3.在FPGA邏輯設(shè)計(jì)中采用了分層次設(shè)計(jì),將整個(gè)邏輯設(shè)計(jì)分為數(shù)據(jù)采集部分和數(shù)據(jù)傳輸部分,工作在不同時(shí)鐘域,對(duì)各時(shí)鐘域之間的交互進(jìn)行了跨時(shí)鐘域的處理;設(shè)計(jì)了接收、發(fā)送模塊負(fù)責(zé)自定義包的解析、存儲(chǔ)、接收、封裝以及相關(guān)調(diào)度;采用了雙緩存進(jìn)行乒乓操作,使得數(shù)據(jù)能不間斷連續(xù)傳輸。4.針對(duì)CYUSB3014芯片Slave FIFO接口的特點(diǎn),首次提出了相互循環(huán)的3狀態(tài)收發(fā)狀態(tài)機(jī)。該設(shè)計(jì)合理利用了傳統(tǒng)狀態(tài)機(jī)設(shè)計(jì)單讀或者單寫之后必須插入的等待周期,可最大限度的利用Slave FIFO接口的帶寬。5.根據(jù)本系統(tǒng)的使用模式,移植了CYPRESS公司在CYUSB3014開發(fā)套件中所提供的固件程序和驅(qū)動(dòng)程序;基于VC++6.0開發(fā)平臺(tái),設(shè)計(jì)了應(yīng)用程序界面,開發(fā)了針對(duì)安全芯片數(shù)據(jù)采集和測(cè)試的應(yīng)用程序。最后對(duì)系統(tǒng)的軟、硬件進(jìn)行了調(diào)試,將系統(tǒng)采集數(shù)據(jù)和邏輯分析儀采集的數(shù)據(jù)進(jìn)行了對(duì)比,并對(duì)采集速度進(jìn)行了計(jì)算,結(jié)果表明,系統(tǒng)符合設(shè)計(jì)要求。
【關(guān)鍵詞】：USB3.0 CYUSB3014 Slave FIFO 高速數(shù)據(jù)傳輸系統(tǒng)
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類號(hào)】：TN919.3;TP334.7
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 第一章 緒論11-18
• 1.1 課題背景11-14
• 1.1.1 課題來源11
• 1.1.2 USB2.0 接.的局限11-12
• 1.1.3 幾種高速接.比較12-14
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀14
• 1.3 論文的主要內(nèi)容和章節(jié)安排14-18
• 1.3.1 本課題的主要工作14-16
• 1.3.2 本論文的章節(jié)安排16-18
• 第二章 系統(tǒng)相關(guān)技術(shù)簡(jiǎn)介及總體方案18-28
• 2.1 FPGA技術(shù)及結(jié)構(gòu)18-22
• 2.1.1 FPGA技術(shù)簡(jiǎn)介18
• 2.1.2 FPGA實(shí)現(xiàn)原理18-19
• 2.1.3 FPGA內(nèi)部結(jié)構(gòu)19-22
• 2.2 USB3.0 協(xié)議簡(jiǎn)介22-24
• 2.3 USB3.0 接.芯片的選擇24-25
• 2.4 系統(tǒng)總體設(shè)計(jì)方案25-27
• 2.5 本章小結(jié)27-28
• 第三章 系統(tǒng)硬件詳細(xì)設(shè)計(jì)28-44
• 3.1 系統(tǒng)總體設(shè)計(jì)28
• 3.2 FPGA模塊設(shè)計(jì)28-31
• 3.2.1 FPGA器件選型28-29
• 3.2.2 FPGA配置電路設(shè)計(jì)29-30
• 3.2.3 FPGA復(fù)位電路設(shè)計(jì)30
• 3.2.4 FPGA時(shí)鐘電路設(shè)計(jì)30-31
• 3.3 USB3.0 接.芯片電路設(shè)計(jì)31-39
• 3.3.1 USB3.0 接.芯片介紹31-33
• 3.3.2 USB3.0 模塊配置電路設(shè)計(jì)33-34
• 3.3.3 USB3.0 模塊接.電路設(shè)計(jì)34-36
• 3.3.4 USB3.0 模塊時(shí)鐘電路設(shè)計(jì)36-37
• 3.3.5 USB3.0 模塊的復(fù)位電路設(shè)計(jì)37
• 3.3.6 USB3.0 模塊與FPGA接.電路設(shè)計(jì)37-39
• 3.4 電源模塊電路設(shè)計(jì)39-40
• 3.4.1 電源輸入回路設(shè)計(jì)39-40
• 3.4.2 電源轉(zhuǎn)換電路設(shè)計(jì)40
• 3.5 硬件PCB設(shè)計(jì)40-43
• 3.5.1 電磁兼容設(shè)計(jì)41
• 3.5.2 信號(hào)完整性設(shè)計(jì)41-42
• 3.5.3 電源完整性設(shè)計(jì)42-43
• 3.6 本章小結(jié)43-44
• 第四章 FPGA邏輯詳細(xì)設(shè)計(jì)44-56
• 4.1 系統(tǒng)邏輯總體設(shè)計(jì)44-45
• 4.2 Slave FIFO時(shí)序接.模塊詳細(xì)設(shè)計(jì)45-48
• 4.2.1 Slave FIFO接.和時(shí)序45-47
• 4.2.2 接.時(shí)序狀態(tài)機(jī)設(shè)計(jì)47-48
• 4.3 包接收發(fā)送模塊48-49
• 4.4 時(shí)鐘復(fù)位模塊49-51
• 4.4.1 系統(tǒng)時(shí)鐘49-50
• 4.4.2 系統(tǒng)復(fù)位50-51
• 4.5 雙. RAM控制模塊51-53
• 4.6 跨時(shí)鐘域處理53-55
• 4.6.1 慢時(shí)鐘域到快時(shí)鐘域電路53-54
• 4.6.2 快時(shí)鐘域到慢時(shí)鐘域電路54-55
• 4.7 本章小結(jié)55-56
• 第五章 軟件詳細(xì)設(shè)計(jì)56-69
• 5.1 固件程序設(shè)計(jì)56-61
• 5.1.1 固件開發(fā)環(huán)境56-57
• 5.1.2 固件程序開發(fā)57-60
• 5.1.3 低功耗的考慮60-61
• 5.2 驅(qū)動(dòng)程序設(shè)計(jì)61-66
• 5.2.1 WDM模式的特點(diǎn)61-62
• 5.2.2 USB總線及驅(qū)動(dòng)程序?qū)哟谓Y(jié)構(gòu)62-63
• 5.2.3 WDM驅(qū)動(dòng)初始化63-64
• 5.2.4 即插即用( PnP)64-65
• 5.2.5 電源管理( Power Management)65
• 5.2.6 USB設(shè)備的讀寫65-66
• 5.3 應(yīng)用程序設(shè)計(jì)66-68
• 5.3.1 上位機(jī)數(shù)據(jù)通信處理流程66-67
• 5.3.2 應(yīng)用程序與驅(qū)動(dòng)交互67
• 5.3.3 成果演示67-68
• 5.4 本章小結(jié)68-69
• 第六章 系統(tǒng)調(diào)試與分析69-73
• 6.1 系統(tǒng)調(diào)試過程69-70
• 6.2 系統(tǒng)聯(lián)試及結(jié)果分析70-72
• 6.3 本章小結(jié)72-73
• 第七章結(jié)論73-75
• 7.1 本文的主要貢獻(xiàn)73-74
• 7.2 下一步工作的展望74-75
• 致謝75-76
• 參考文獻(xiàn)76-78

【參考文獻(xiàn)】

中國(guó)碩士學(xué)位論文全文數(shù)據(jù)庫(kù) 前1條

1 喬洪;高速PCB信號(hào)完整性分析及應(yīng)用[D];西南交通大學(xué);2006年

  本文關(guān)鍵詞：基于USB3.0的高速數(shù)據(jù)傳輸系統(tǒng)的研究與設(shè)計(jì)，由筆耕文化傳播整理發(fā)布。

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本文編號(hào)：412460