本文關(guān)鍵詞：基于FPGA的SSD控制器設(shè)計(jì)與實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著計(jì)算機(jī)技術(shù)的飛速發(fā)展，CPU運(yùn)算速度的越來(lái)越快，傳統(tǒng)的機(jī)械式硬盤(pán)的讀取與寫(xiě)入速度在一定程度上已經(jīng)制約了計(jì)算機(jī)的發(fā)展。為滿足時(shí)代需求讀寫(xiě)速度更加快捷的固態(tài)硬盤(pán)因此產(chǎn)生。目前較為主流的固態(tài)硬盤(pán)的存儲(chǔ)介質(zhì)是閃存Flash，與機(jī)械硬盤(pán)相比，采用這種結(jié)構(gòu)可以使固態(tài)硬盤(pán)具有更好的防震抗摔性、更高的讀寫(xiě)速度，更低的功耗以及無(wú)噪音、工作范圍大等優(yōu)點(diǎn)。但是Flash經(jīng)過(guò)多次擦寫(xiě)以后，其可靠性會(huì)降低。而且外部數(shù)據(jù)的傳輸速度遠(yuǎn)遠(yuǎn)大于閃存介質(zhì)的固態(tài)硬盤(pán)的傳輸速度。為了減少固態(tài)硬盤(pán)Flash的擦寫(xiě)次數(shù)，引入了性價(jià)比更高的DDR3SDRAM作為固態(tài)硬盤(pán)的緩存。 本文的主要內(nèi)容與具體的研究方向：本文通過(guò)對(duì)DDR3SDRAM工作機(jī)制和基本結(jié)構(gòu)的分析，結(jié)合JESD79-3E規(guī)范，對(duì)DDR3控制器進(jìn)行深入研究，采用自頂向下的設(shè)計(jì)思想，模塊化的設(shè)計(jì)思路，最終確定了采用DDR3作為緩存的SSD控制器的整體設(shè)計(jì)方案。本文主要采用Verilog HDL語(yǔ)言對(duì)DDR3控制器進(jìn)行設(shè)計(jì)。設(shè)計(jì)完成的命令控制模塊，負(fù)責(zé)控制讀寫(xiě)操作，初始化操作等功能。 在完成控制器設(shè)計(jì)后，基于Altera公司的Stratix IV產(chǎn)品，在Quartus11.0開(kāi)發(fā)環(huán)境下，采用Verilog HDL語(yǔ)言編寫(xiě)了Test Bench測(cè)試平臺(tái)。利用Modelsim6.6d仿真工具對(duì)控制器的各個(gè)模塊進(jìn)行軟件仿真，，并且給出初始化模塊、讀寫(xiě)模塊等關(guān)鍵子模塊的RTL級(jí)仿真結(jié)果，以及在Modelsim中得到的時(shí)序圖，驗(yàn)證控制器能夠正常進(jìn)行初始化和讀寫(xiě)操作。并對(duì)存儲(chǔ)單元的寫(xiě)入次數(shù)進(jìn)行統(tǒng)計(jì)，結(jié)果表明各地址單元寫(xiě)入次數(shù)接近平均，能夠達(dá)到提高使用壽命的目的。
【關(guān)鍵詞】：FPGA SSD DDR3 控制器
【學(xué)位授予單位】：黑龍江大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2014
【分類(lèi)號(hào)】：TP333
【目錄】：

• 中文摘要4-5
• Abstract5-8
• 第1章 緒論8-14
• 1.1 固態(tài)硬盤(pán)控制器的研究背景8-9
• 1.2 固態(tài)硬盤(pán)控制器國(guó)內(nèi)外研究現(xiàn)狀9-13
• 1.3 課題研究的主要內(nèi)容13-14
• 第2章 SSD 控制器結(jié)構(gòu)分析14-25
• 2.1 SSD 控制器的基本結(jié)構(gòu)14
• 2.2 DDR3 概述14-15
• 2.3 DDR3 關(guān)鍵性技術(shù)介紹15-19
• 2.4 DDR3 工作機(jī)制19-24
• 2.4.1 DDR3 工作狀態(tài)機(jī)19-20
• 2.4.2 DDR3 的上電及初始化過(guò)程20-23
• 2.4.3 DDR3 模式寄存器配置23
• 2.4.4 DDR3 SDRAM 指令23-24
• 2.5 固態(tài)硬盤(pán)中 DDR3 的作用24
• 2.6 本章小結(jié)24-25
• 第3章 SSD 控制器設(shè)計(jì)25-36
• 3.1 固態(tài)硬盤(pán)的 DDR3 控制器整體結(jié)構(gòu)25-26
• 3.2 命令控制模塊26-29
• 3.3 讀寫(xiě)狀態(tài)機(jī)29-31
• 3.4 初始化模塊設(shè)計(jì)31-32
• 3.5 PHY 接口模塊設(shè)計(jì)32-35
• 3.5.1 ALTMEMPHY 簡(jiǎn)介32-33
• 3.5.2 SSD 接口控制模塊設(shè)計(jì)33-35
• 3.6 本章小結(jié)35-36
• 第4章 基于 FPGA 的 SSD 控制器的仿真與驗(yàn)證36-50
• 4.1 開(kāi)發(fā)平臺(tái)及語(yǔ)言環(huán)境36-37
• 4.1.1 FPGA 開(kāi)發(fā)平臺(tái)36
• 4.1.2 FPGA 開(kāi)發(fā)語(yǔ)言及環(huán)境36-37
• 4.2 控制器設(shè)計(jì)在 QuartusⅡ中的驗(yàn)證37-46
• 4.2.1 生成模塊圖和 RTL 級(jí)視圖37-43
• 4.2.2 驗(yàn)證平臺(tái)搭建43-44
• 4.2.3 仿真驗(yàn)證設(shè)計(jì)44-46
• 4.3 驗(yàn)證結(jié)果46-48
• 4.4 本章小結(jié)48-50
• 結(jié)論50-52
• 參考文獻(xiàn)52-58
• 致謝58

【參考文獻(xiàn)】

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  本文關(guān)鍵詞：基于FPGA的SSD控制器設(shè)計(jì)與實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

本文編號(hào)：411744