存儲(chǔ)器作為集成電路中重要的一部分,隨著集成電路規(guī)模的增加,不論是存儲(chǔ)容量、讀寫速度還是功耗都面臨著更嚴(yán)格的挑戰(zhàn)。存儲(chǔ)器的優(yōu)化變得越來越重要,傳統(tǒng)的Flash存儲(chǔ)器已逐漸不能滿足人們的需求,非易失性存儲(chǔ)器成為了存儲(chǔ)器的優(yōu)秀替代品,RRAM是非易失性存儲(chǔ)器中一種,但在高集成度的要求下,RRAM陣列之間易產(chǎn)生串?dāng)_和漏電流,為解決這個(gè)問題,在RRAM基礎(chǔ)上提出了新的陣列單元1S1R,1S1R是一種將選通器和存儲(chǔ)器串聯(lián)在一起的結(jié)構(gòu),可以有效避免串?dāng)_和漏電流的困擾,從而達(dá)到提高集成度的目的,因而1S1R電路模型變得越來越受關(guān)注。本文提出了一種用于電路仿真的選通器（1S）與雙極型阻變存儲(chǔ)器（1R）結(jié)合的1S1R Verilog-A模型。首先,抓住選通器雙穩(wěn)態(tài)的特點(diǎn),分別從普爾弗朗克定律和歐姆線性關(guān)系出發(fā),給出了描述選通器閾值切換前后兩種不同狀態(tài)的公式。再結(jié)合其閾值轉(zhuǎn)化的過程,將兩種狀態(tài)進(jìn)行聯(lián)結(jié),建立起選通器的Verilog-A模型。其次,對(duì)選通器模型中的參數(shù)(V_th1,V_th2,V_op,α,β,R_s)進(jìn)行分析調(diào)整,...

【文章頁數(shù)】：66 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
abstract
第一章 緒論
    1.1 引言
    1.2 存儲(chǔ)單元交叉陣列的發(fā)展和研究現(xiàn)狀
        1.2.1 CRS存儲(chǔ)單元
        1.2.2 1R存儲(chǔ)單元
        1.2.3 1T1R存儲(chǔ)單元
        1.2.4 1D1R存儲(chǔ)單元
        1.2.5 1S1R存儲(chǔ)單元
    1.3 本文的研究?jī)?nèi)容及研究意義
第二章 1S1R的組成與工作原理
    2.1 1S1R的組成
        2.1.1 RRAM
        2.2.2 Selector
    2.2 1S1R工作原理
    2.3 本文的研究方法和工具
    2.4 本章小結(jié)
第三章 新型1S1R的 Verilog-A模塊設(shè)計(jì)
    3.1 RRAM的 Verilog-A模型
    3.2 Selector的 Verilog-A模型
    3.3 1S1R的 Verilog-A模型
    3.4 本章小結(jié)
第四章 1S1R模型的測(cè)試應(yīng)用與集成
    4.1 1S1R模型的測(cè)試應(yīng)用
        4.1.1 1S1R單元的測(cè)試
        4.1.2 1S1R單元在7T1R中的應(yīng)用
    4.2 1S1R陣列的搭建
    4.3 本章小結(jié)
第五章 工作總結(jié)與展望
    5.1 工作總結(jié)
    5.2 工作展望
參考文獻(xiàn)
附圖與附表
致謝
攻讀碩士學(xué)位期間的研究成果



本文編號(hào)：4036405