隨著近年來因特網(wǎng)的迅猛發(fā)展和更多網(wǎng)絡(luò)應(yīng)用的迅速推廣,人們越來不滿足于傳統(tǒng)網(wǎng)絡(luò)設(shè)備的處理能力。因此,專門用于處理網(wǎng)絡(luò)數(shù)據(jù)的專用網(wǎng)絡(luò)處理器應(yīng)運而生。網(wǎng)絡(luò)處理器是一種可編程的多核芯片,兼具了ASIC的高性能與通用處理器的靈活性。因此,如何根據(jù)所需要的功能對網(wǎng)絡(luò)處理器進行初始化配置,使其硬件性能得到充分的發(fā)揮并且符合人們對其功能的期望就顯得非常重要。 本文主要說明了XDNP網(wǎng)絡(luò)處理器的基本硬件結(jié)構(gòu)及特點,闡述了與網(wǎng)絡(luò)處理器初始化配置有關(guān)的狀態(tài)寄存器的相關(guān)信息。重點研究了XDNP網(wǎng)絡(luò)處理器的初始化配置機制,詳細分析了片內(nèi)各個子模塊的初始化配置過程與結(jié)果、多線程包處理引擎的微代碼加載過程、缺省路由表的建立、以及片外MAC設(shè)備的初始化配置。另外,本文還提出了一種專門用于XDNP網(wǎng)絡(luò)處理器初始化配置工作的定制控制處理器模塊,并且基于網(wǎng)絡(luò)處理器初始化的具體配置情況來設(shè)計該模塊的結(jié)構(gòu)和配置控制方式,最終通過該模塊對XDNP網(wǎng)絡(luò)處理器進行初始化參數(shù)配置。最后,用Xilinx Virtex-4 FPGA子板與Fids12mc2母板搭建了基于FPGA的XDNP網(wǎng)絡(luò)處理器的初始化配置驗證平臺,并且通過該驗證平...

【文章頁數(shù)】：76 頁

【學(xué)位級別】：碩士

【部分圖文】：

圖4.2SRAM寫入驗證時序圖

圖4.2SRAM寫入驗證時序圖讀出操作：圖4.3SRAM讀出驗證時序圖上圖中，由于SRAM芯片讀操作的延遲，oe有效時（拉低），由于SRAM芯片輸出的固有延時，因而oe有效后SRAM芯片并未立即驅(qū)動dq總線，表現(xiàn)為sram_d....

圖4.3SRAM讀出驗證時序圖

圖4.3SRAM讀出驗證時序圖上圖中，由于SRAM芯片讀操作的延遲，oe有效時（拉低），由于SRAM芯片輸出的固有延時，因而oe有效后SRAM芯片并未立即驅(qū)動dq總線，表現(xiàn)為sram_data_in保持了之前寫....

圖4.4SRAMPush操作驗證時序圖

圖4.4SRAMPush操作驗證時序圖Push操作中，當(dāng)多線程包處理引擎發(fā)出Push指令后，先將數(shù)據(jù)壓入SRAM控制器中的Push/Pop寄存器中，在下一個數(shù)據(jù)到來時，將這個寄存器中的數(shù)據(jù)存入SRAM存儲器中。上圖中將數(shù)據(jù)壓入SRAM。Pop操作：

圖4.5SRAMPop操作驗證時序圖

54多核網(wǎng)絡(luò)處理器中定制控制處理器關(guān)鍵技術(shù)研究圖4.4SRAMPush操作驗證時序圖Push操作中，當(dāng)多線程包處理引擎發(fā)出Push指令后，先將數(shù)據(jù)壓入SRAM控制器中的Push/Pop寄存器中，在下一個數(shù)據(jù)到來時，將這個寄存器中的數(shù)據(jù)存入SRAM存儲器中。....

本文編號：4026543