多核網(wǎng)絡(luò)處理器中定制控制處理器關(guān)鍵技術(shù)研究
【文章頁數(shù)】:76 頁
【學(xué)位級別】:碩士
【部分圖文】:
圖4.2SRAM寫入驗證時序圖
圖4.2SRAM寫入驗證時序圖讀出操作:圖4.3SRAM讀出驗證時序圖上圖中,由于SRAM芯片讀操作的延遲,oe有效時(拉低),由于SRAM芯片輸出的固有延時,因而oe有效后SRAM芯片并未立即驅(qū)動dq總線,表現(xiàn)為sram<sub>d</sub>....
圖4.3SRAM讀出驗證時序圖
圖4.3SRAM讀出驗證時序圖上圖中,由于SRAM芯片讀操作的延遲,oe有效時(拉低),由于SRAM芯片輸出的固有延時,因而oe有效后SRAM芯片并未立即驅(qū)動dq總線,表現(xiàn)為sram<sub>d</sub>ata<sub>i</sub>n保持了之前寫....
圖4.4SRAMPush操作驗證時序圖
圖4.4SRAMPush操作驗證時序圖Push操作中,當(dāng)多線程包處理引擎發(fā)出Push指令后,先將數(shù)據(jù)壓入SRAM控制器中的Push/Pop寄存器中,在下一個數(shù)據(jù)到來時,將這個寄存器中的數(shù)據(jù)存入SRAM存儲器中。上圖中將數(shù)據(jù)壓入SRAM。Pop操作:
圖4.5SRAMPop操作驗證時序圖
54多核網(wǎng)絡(luò)處理器中定制控制處理器關(guān)鍵技術(shù)研究圖4.4SRAMPush操作驗證時序圖Push操作中,當(dāng)多線程包處理引擎發(fā)出Push指令后,先將數(shù)據(jù)壓入SRAM控制器中的Push/Pop寄存器中,在下一個數(shù)據(jù)到來時,將這個寄存器中的數(shù)據(jù)存入SRAM存儲器中。....
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