為了優(yōu)化乘法器關鍵路徑延時并減少電路面積,提高乘法器的整體性能.本文在運用基4booth算法的基礎上,針對部分積生成器延時相對較大的問題,提出了一種新型的booth選擇器,用于提高部分積生成的效率.同時,本文又提出一種新型的4-2部分積壓縮器,用于提高部分積壓縮器的壓縮效率.基于tsmc28nm工藝,對運用上述優(yōu)化點的有符號16比特乘法器進行仿真驗證和綜合,本文設計的乘法器關鍵路徑延時為0.98 ns.實驗結果表明,本文提出的兩點新型設計,能較好的提升乘法器的計算性能.

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【部分圖文】：

圖1 由mux構成的部分積生成器

文獻[4]使用數(shù)據(jù)選擇器(mux)的方法來生成部分積,由數(shù)據(jù)選擇器組成的部分積生成器結構如圖1所示.先對booth電路的三個輸入進行編碼,生成相應的部分積選擇信號,再對5個部分積可能值進行選擇,從而生成正確的部分積.從圖中可以看出,該部分積生成器的關鍵路徑上,信號會經(jīng)過3個2to....

圖2 本文提出的新型booth選擇器圖

本文設計的新型booth選擇器,如圖2所示.新型的booth選擇器的數(shù)據(jù)輸入信號僅有4個,對應的是4個部分積可能值,其中部分積pp0對應的是+A,pp1對應的是+2A,pp2對應的是-A,pp3對應的是-2A.當乘數(shù)輸入的連續(xù)3位為全1或者全0時,生成的部分積應為0,根據(jù)選擇信....

圖3 文獻[3]提出的4-2壓縮器的結構圖

文獻[3]中提出了一種使用2個全加器組成的部分積壓縮器結構如圖3所示.該部分積壓縮器先將該部分積壓縮器先將X4、X3和X2使用全加器進行壓縮,再將第一個全加器輸出的sum信號輸入到第二個全加器,之后第二個全加器會對Cin、X1和第一個全加器輸出的sum信號進行壓縮運算.全加器的關....

圖4 本文提出的新型4-2壓縮器結構圖

本文提出一種新型的部分積壓縮器,如圖4所示,X1、X2、X3和X4為新型部分積的4個輸入信號位,sum、carry和Ei為新型部分積壓縮器的3個輸出信號位.sum為壓縮器輸出結果的求和位,carry為輸出結果的進位位,Ei為壓縮器輸出結果的傳遞位,該傳遞位會作為下一組4-2部分積....

本文編號：4016824