隨著現(xiàn)場(chǎng)可編程門陣列(FPGA)門數(shù)的急劇增長,嵌入式存儲(chǔ)器成為了電路內(nèi)部不可或缺的一部分,內(nèi)嵌存儲(chǔ)器必須滿足幾個(gè)特性: 靈活性,數(shù)據(jù)位寬和深度可自行配置; 與FPGA電路的兼容性,滿足FPGA布線設(shè)計(jì)原則; 同步設(shè)計(jì)思想,這是大規(guī)模FPGA電路的必然需求; 可測(cè)性設(shè)計(jì),可采用DFT或內(nèi)建自測(cè)試BIST。 本文將存儲(chǔ)器的設(shè)計(jì)與FPGA布局思想有機(jī)結(jié)合起來,不同于一般的單片存儲(chǔ)器,它是一種系統(tǒng)的應(yīng)用,與系統(tǒng)相兼容,文中著重介紹了以下幾點(diǎn): 1.電路不同位寬的可配置實(shí)現(xiàn)方法; 2. FPGA初始化過程中對(duì)存儲(chǔ)器初始化的電路實(shí)現(xiàn); 3.單端存儲(chǔ)器實(shí)現(xiàn)FIFO功能的FPGA實(shí)現(xiàn); 4.內(nèi)建自測(cè)試電路的加入。 該電路可以配置為2K×1b,1K×2b,512×4b,256×8b四種工作模式。雖然為單端存儲(chǔ)器,但在該FPGA體系結(jié)構(gòu)中,可實(shí)現(xiàn)FIFO存儲(chǔ)器功能。為了更大化利用RAM資源,整體電路支持對(duì)該嵌入式存儲(chǔ)器初始化寫入,這樣就能實(shí)現(xiàn)大規(guī)模查找表、乘法器、移位寄存器等復(fù)雜函數(shù)。嵌入式存儲(chǔ)器的測(cè)試相對(duì)來說較復(fù)雜,為了減少測(cè)試人員的負(fù)擔(dān)和提高測(cè)試效率,電路采用BIST設(shè)計(jì)方案,滿足邊界掃描標(biāo)準(zhǔn),實(shí)現(xiàn)...

【文章頁數(shù)】：67 頁

【學(xué)位級(jí)別】：碩士

【部分圖文】：

圖2-1FPGA整體結(jié)構(gòu)

第二章FPGA電路結(jié)構(gòu)該FPGA電路主要包含兩大塊：可配置資源和配置電路。配置電路包括配置控制電路、配置數(shù)據(jù)存儲(chǔ)單元（SRAM）、布線開關(guān)、JTAG電路等�？膳渲觅Y源包括可編程邏輯陣列塊（LAB），可配置內(nèi)嵌存儲(chǔ)陣列塊（EAB）和可編程輸入輸出單元（IOE）。電路布局如....

圖2-2LAB結(jié)構(gòu)圖

現(xiàn)中等規(guī)模的塊邏輯如8-bit計(jì)數(shù)器、地址解碼器、或狀態(tài)機(jī)。組合還可以實(shí)現(xiàn)更大規(guī)模的邏輯塊，見圖2-2所示。LE是該FPG單元，每個(gè)LE包含一個(gè)四輸入查找表（LUT），它是個(gè)函數(shù)發(fā)算四輸入函數(shù)，如圖2-3所示。每個(gè)LE還包括一個(gè)可編程觸發(fā)級(jí)聯(lián)鏈（用來實(shí)現(xiàn)進(jìn)....

圖2-3LE結(jié)構(gòu)圖

以連接鄰近的LE。進(jìn)位鏈可支持高速的計(jì)數(shù)器和加法器，時(shí)實(shí)現(xiàn)多輸入函數(shù)。進(jìn)位鏈與級(jí)聯(lián)鏈連接著每個(gè)LAB中的有LAB。圖2-2LAB結(jié)構(gòu)圖

圖2-4IOE結(jié)構(gòu)圖

個(gè)通用輸入/輸出引腳都對(duì)應(yīng)一個(gè)IOE。每個(gè)IOE包含一個(gè)雙向可作為輸入輸出的寄存器以及JTAG電路。通過對(duì)輸入、輸出入緩沖、輸出緩沖各種配置的組合，芯片端口可以實(shí)現(xiàn)極為豐用戶使用中可能出現(xiàn)的各種類型和功能端口的需求。IOE的時(shí)鐘、時(shí)鐘使能、清除和輸出使能控制均由被稱....

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