面向微處理器驗(yàn)證的分層隨機(jī)激勵(lì)技術(shù)的設(shè)計(jì)研究
【文章頁(yè)數(shù)】:80 頁(yè)
【學(xué)位級(jí)別】:碩士
【部分圖文】:
圖1一2Soc邏輯設(shè)計(jì)復(fù)雜性
硬件復(fù)雜度的增長(zhǎng)遵循摩爾定律(1985)l,】,但驗(yàn)證的復(fù)雜性更具挑戰(zhàn)。它在理論上將隨著硬件復(fù)雜度的翻倍而指數(shù)型增長(zhǎng)。功能驗(yàn)證被廣發(fā)的認(rèn)為是硬件設(shè)計(jì)的瓶頸所在,高達(dá)70%的時(shí)間耗費(fèi)。今年的調(diào)查研究(圖1一2)表明SoC設(shè)計(jì)的統(tǒng)計(jì)數(shù)據(jù),表明設(shè)計(jì)復(fù)雜度(LogieGates),設(shè)計(jì)....
圖1一4IntellA32系列芯片邏輯bug數(shù)
浙江大學(xué)碩士學(xué)位論文第1章緒論圖1一4IntellA32系列芯片邏輯bug數(shù):21處理器驗(yàn)證技術(shù)的研究現(xiàn)狀目前處理器的功能驗(yàn)證技術(shù)主要采用模擬驗(yàn)證(simulatfonVerificatfon硬件加速驗(yàn)證(HardwareEmulationVerifieation)和形式....
圖2一4測(cè)試層對(duì)各層的約束
圖2一4測(cè)試層對(duì)各層的約束測(cè)試人員根據(jù)測(cè)試計(jì)劃針對(duì)處理器的某個(gè)模塊或某個(gè)功能編寫(xiě)測(cè)試案例進(jìn)行驗(yàn)證,即設(shè)定用戶(hù)約束(圖2一3測(cè)試層)。編寫(xiě)測(cè)試案例實(shí)現(xiàn)兩個(gè)目的:修改各層約束和創(chuàng)建定向激勵(lì)。在修改各層約束時(shí),可定義新的隨機(jī)場(chǎng)景,限制功能庫(kù)的引用范圍和功能操作的轉(zhuǎn)移概率等。在創(chuàng)建定向激....
圖3一1分層隨機(jī)激勵(lì)的約束組成
3.1分層隨機(jī)激勵(lì)的約束分類(lèi)約束是隨機(jī)驗(yàn)證流程中控制激勵(lì)產(chǎn)生的指導(dǎo)框架,處理器的隨機(jī)約束通常分為軟件約束和硬件約束(圖3一1)。分層隨機(jī)激勵(lì)發(fā)生器將軟硬件約束與激勵(lì)的層次化框架相結(jié)合,有效產(chǎn)生覆蓋處理器功能操作的激勵(lì)流。約束實(shí)際上是定義了參數(shù)配置的隨機(jī)范圍,并在激勵(lì)運(yùn)行時(shí)產(chǎn)生符合....
本文編號(hào):3931861
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