隨著大規(guī)模集成電路、FPGA(Field Programmable Gate Array)、嵌入式系統(tǒng)的不斷發(fā)展,邏輯分析儀作為數(shù)據(jù)域測試儀器中最有用、最有代表性的一種儀器,在現(xiàn)代電路系統(tǒng)設(shè)計與測試中得到了廣泛的應(yīng)用。本文重點闡述了應(yīng)用FPGA芯片實現(xiàn)的“基于NiosⅡ的嵌入式邏輯分析儀”的硬件系統(tǒng)設(shè)計與調(diào)試。 第一章講述了邏輯分析儀的基本原理,說明了本文所要設(shè)計的邏輯分析儀的技術(shù)指標(biāo)。第二章主要介紹了本邏輯分析儀的硬件總體設(shè)計和FPGA外部各個功能模塊的設(shè)計。第三章詳細(xì)闡述了本邏輯分析儀FPGA中數(shù)據(jù)采集與存儲電路、中央控制模塊、觸發(fā)與存儲控制電路、數(shù)據(jù)查找與比較功能模塊的設(shè)計方法,給出了仿真結(jié)果。第四章介紹了系統(tǒng)調(diào)試的方法、調(diào)試過程中發(fā)現(xiàn)的問題及解決辦法。在第五章給出了系統(tǒng)的測試結(jié)果。最后一章總結(jié)了本邏輯分析儀的特點以及未來的改進(jìn)方向。

【文章頁數(shù)】：61 頁

【學(xué)位級別】：碩士

【部分圖文】：

圖1.1邏輯分析儀的基本結(jié)構(gòu)

基于NiosⅡ的嵌入式邏輯分析儀硬件系統(tǒng)設(shè)計21.2邏輯分析儀的基本原理與技術(shù)指標(biāo)邏輯分析儀的基本結(jié)構(gòu)如圖1.1所示。邏輯分析儀主要由數(shù)據(jù)捕獲和數(shù)據(jù)顯示兩部分組成。被測數(shù)據(jù)進(jìn)入邏輯分析儀后，首先在數(shù)據(jù)輸入部分由內(nèi)時鐘（異步）或外時鐘（同步）對其進(jìn)行采樣，并變換為相應(yīng)的數(shù)據(jù)....

圖2.5中斷及旋轉(zhuǎn)方向信號產(chǎn)生原理

基于NiosⅡ的嵌入式邏輯分析儀硬件系統(tǒng)設(shè)計8圖2.4去抖動電路仿真結(jié)果旋鈕的兩個輸出信號經(jīng)過去抖動后定義為KEY0和KEY1。由這兩個信號之間的相位差可以產(chǎn)生對應(yīng)的旋鈕中斷信號和旋轉(zhuǎn)方向信號送給CPU進(jìn)行相應(yīng)的處理。中斷信號KEY_INT及旋轉(zhuǎn)方向信號CW....

圖2.8存儲電路原理圖

基于NiosⅡ的嵌入式邏輯分析儀硬件系統(tǒng)設(shè)計控制板中顏色寄存器只有一個字節(jié)，所以它只能控制LCD過對于本系統(tǒng)來說，256色也已經(jīng)足夠使用了。2.3數(shù)據(jù)存儲電路析儀是按照觸發(fā)條件將采集到的數(shù)據(jù)先存儲在內(nèi)存中，采集并顯示的，因而提高邏輯分析儀存儲器的容量可以存儲更高發(fā)現(xiàn)被測系....

圖3.3譯碼電路

基于NiosⅡ的嵌入式邏輯分析儀硬件系統(tǒng)設(shè)計20鎖存，控制字位數(shù)更多時，只需要相應(yīng)的增加鎖存器的個數(shù)，并增加CPU發(fā)送數(shù)據(jù)的次數(shù)即可。譯碼電路如圖3.3所示，圖中有兩個帶使能端的5-32譯碼器，由地址信號最高位AD5的高或低控制兩個譯碼器的工作，實現(xiàn)6-64....

本文編號：3920486