本文使用VHDL語(yǔ)言采用自頂向下(Top_down)的設(shè)計(jì)方法設(shè)計(jì)了一個(gè)8位的RISC微控制器軟核。 本微控制器設(shè)計(jì)了新的RISC指令集，長(zhǎng)度為24位，其中第一字節(jié)為操作碼，與MCS-51操作碼的功能和助記符都相同，第二、三字節(jié)為兩個(gè)操作數(shù)。該指令集可向下兼容MCS-51的111指令。本微控制器包含了2個(gè)16位的計(jì)時(shí)器／計(jì)數(shù)器，一個(gè)全雙工串行接口，5個(gè)中斷源2級(jí)中斷優(yōu)先權(quán)，高低各128字節(jié)RAM，這些模塊的功能和設(shè)置與MCS-51兼容。同時(shí)新增了硬件看門(mén)狗、軟件復(fù)位、寄存器直接交換數(shù)據(jù)等其他功能。為了便于嵌入式的應(yīng)用，乘除法模塊可選擇實(shí)現(xiàn)，系統(tǒng)的時(shí)鐘頻率也可選擇實(shí)現(xiàn)。內(nèi)核設(shè)計(jì)了3級(jí)指令流水線，除MOVC指令外其他指令在沒(méi)有沖突的情況下都可單周期執(zhí)行。通過(guò)對(duì)流水線進(jìn)行優(yōu)化進(jìn)一步提高了系統(tǒng)時(shí)鐘率。采用了直連結(jié)構(gòu)，特殊功能寄存器與各個(gè)模塊直接相連，提高了系統(tǒng)的效率。 本微控制器內(nèi)核在ISE軟件環(huán)境下完成了各模塊的編碼，使用Synplify pro8.0進(jìn)行綜合，使用ModelSim 6.0D進(jìn)行了前、后仿真，并下載到了FPGA中進(jìn)行運(yùn)行。微控制器在目前的所有軟硬件驗(yàn)證中都...

【文章頁(yè)數(shù)】：70 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 課題的設(shè)計(jì)背景
    1.2 課題的設(shè)計(jì)目標(biāo)
    1.3 課題的研究手段和方法
        1.3.1 VHDL語(yǔ)言簡(jiǎn)介
        1.3.2 IP核及其設(shè)計(jì)流程
        1.3.3 FPGA簡(jiǎn)介
        1.3.4 RISC體系結(jié)構(gòu)簡(jiǎn)介
    1.4 論文的結(jié)構(gòu)安排
第二章 微控制器的總體設(shè)計(jì)
    2.1 微控制器的功能規(guī)格
        2.1.1 微控制器的基本功能
        2.1.2 微控制器的新功能
    2.2 微控制器系統(tǒng)結(jié)構(gòu)
        2.2.1 傳統(tǒng)MSC—51的系統(tǒng)結(jié)構(gòu)
        2.2.2 微控制器系統(tǒng)結(jié)構(gòu)
    2.3 微控制器指令格式設(shè)計(jì)
    2.4 微控制器流水線設(shè)計(jì)
        2.4.1 三級(jí)流水線設(shè)計(jì)
        2.4.2 微控制器流水線相關(guān)及解決辦法
        2.4.3 微控制器相關(guān)檢測(cè)
        2.4.4 流水線結(jié)構(gòu)改進(jìn)
    2.5 微控制器堆棧設(shè)計(jì)
    2.6 全同步設(shè)計(jì)
第三章 微控制器內(nèi)核模塊的設(shè)計(jì)
    3.1 pipeline_fd(取指級(jí)流水線)模塊設(shè)計(jì)
    3.2 pipeline_ex(執(zhí)行級(jí)流水線)模塊的設(shè)計(jì)
    3.3 pipeline_wb(回寫(xiě)級(jí)流水線)模塊的設(shè)計(jì)
    3.4 ALU(算術(shù)邏輯單元)的設(shè)計(jì)
    3.5 tim_count(計(jì)時(shí)/計(jì)數(shù)器模塊)的設(shè)計(jì)
    3.6 uart(通用串行接口模塊)的設(shè)計(jì)
    3.7 wt_dog(看門(mén)狗)的設(shè)計(jì)
    3.8 系統(tǒng)的合成
第四章 微處理器內(nèi)核的驗(yàn)證
    4.1 微處理器內(nèi)核的驗(yàn)證策略
    4.2 軟件仿真
        4.2.1 ALU模塊的仿真
        4.2.2 pipeline_ex(取指模塊)的仿真
        4.2.3 pipeline_eX(執(zhí)行模塊)的仿真
        4.2.4 pipeline_wb(回寫(xiě)模塊)的仿真
        4.2.5 uart(通用串行模塊)的仿真
        4.2.6 time_count(計(jì)時(shí)器/計(jì)數(shù)器模塊)的仿真
        4.2.7 wt_dog(看門(mén)狗模塊)的仿真
        4.2.8 系統(tǒng)的仿真
    4.3 FPGA硬件驗(yàn)證
        4.3.1 約束及綜合
        4.3.2 測(cè)試程序的設(shè)計(jì)
        4.3.3 實(shí)現(xiàn)
        4.3.4 下載運(yùn)行
第五章 總結(jié)
    5.1 本課題的主要工作及創(chuàng)新點(diǎn)
    5.2 進(jìn)一步的工作
參考文獻(xiàn)
致謝



本文編號(hào)：3876362