高速緩沖器(Cache)作為微處理器內(nèi)核的關鍵部件,它的訪問速度、可靠性和功耗已成了衡量微處理器性能的重要指標。隨著應用需求的不斷提高,對數(shù)據(jù)Cache的性能要求越來越高,實現(xiàn)其高速低功耗的設計是當前研究的一個難題。 本文深入研究了數(shù)據(jù)Cache的工作機制,分析了靜態(tài)存儲體設計技術。基于0.18μm標準CMOS工藝,設計了數(shù)據(jù)Cache靜態(tài)存儲體部件。它作為數(shù)據(jù)Cache的核心部件,主要負責數(shù)據(jù)的存儲,其性能參數(shù)決定了數(shù)據(jù)Cache的總體性能。 本文的主要研究內(nèi)容包括: 1.研究設計了存儲體的分體結構和存儲單元陣列,實現(xiàn)了128組、四路組相聯(lián)結構。 2.研究設計了外圍電路,主要包括預充電路、譯碼器、差分放大器和寫入控制邏輯。 3.從減小延遲、抑制串擾、模塊重復調(diào)用、結構緊湊等方面進行了版圖布局優(yōu)化設計。 4.優(yōu)化的電路設計,減少了存儲體讀、寫操作時不必要功耗的產(chǎn)生。這些不必要的功耗主要包括:讀操作時不必要的差分放大器工作功耗;寫操作時不必要的位線功耗。 本文設計的結構在常溫、工作頻率為300MHz的條件下,進行了版圖級模擬,結果為:靜態(tài)存儲體的數(shù)據(jù)寫入最長延遲為1.0ns,讀出最長延遲...

【文章頁數(shù)】：79 頁

【學位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 選題背景
    1.2 課題研究的內(nèi)容、成果和意義
    1.3 本文的組織結構
第二章 Cache設計技術
    2.1 通用微處理器Cache概述
    2.2 Cache的工作原理
    2.3 數(shù)據(jù)Cache的組織結構
    2.4 本章小結
第三章 數(shù)據(jù)Cache靜態(tài)存儲體邏輯電路設計和驗證
    3.1 存儲陣列
    3.2 數(shù)據(jù)讀寫電路設計
    3.3 SRAM存儲單元
    3.4 預充電路設計
    3.5 譯碼器設計
        3.5.1 譯碼器邏輯電路圖設計
        3.5.2 譯碼器的版圖布局
        3.5.3 譯碼器尺寸確定
    3.6 差分放大器設計
    3.7 邏輯模擬驗證
    3.8 本章小結
第四章 SRAM存儲體的版圖設計和驗證
    4.1 版圖設計規(guī)則概述
    4.2 版圖整體布局規(guī)劃
    4.3 SRAM存儲單元版圖設計
    4.4 第二級譯碼電路版圖設計
    4.5 數(shù)據(jù)讀出電路版圖設計
    4.6 一位數(shù)據(jù)讀寫通路版圖設計
    4.7 版圖模擬驗證
    4.8 本章小結
第五章 SRAM存儲體設計優(yōu)化
    5.1 讀操作電路設計優(yōu)化
    5.2 寫操作電路優(yōu)化設計
    5.3 版圖設計和模擬驗證
第六章 結束語
    6.1 全文的工作總結
    6.2 工作展望
致謝
攻讀碩士期間發(fā)表的論文
參考文獻



本文編號：3861188