隨著硅的集成度和時鐘頻率的急劇提升,功耗和散熱已成為體系結(jié)構(gòu)設(shè)計(jì)中的關(guān)鍵挑戰(zhàn)。近閾值電壓技術(shù)是一種能夠有效降低處理器能耗的有著廣泛應(yīng)用前景的技術(shù)。然而,在近閾值電壓下,大量SRAM單元失效,導(dǎo)致一級緩存的錯誤率升升,給一級緩存的可靠性帶來了嚴(yán)峻挑戰(zhàn)。目前有很多學(xué)者通過犧牲緩存容量或者引入額外的延遲來糾正緩存的錯誤,但大多方法只能適應(yīng)SRAM單元的低失效率環(huán)境,在高失效率的環(huán)境下表現(xiàn)較差。文中提出了一種基于傳統(tǒng)6T SRAM的近閾值電壓下可容錯的一級緩存結(jié)構(gòu)——FTFLC(Fault-Tolerant First-Level Cache),在高失效率的環(huán)境下,其表現(xiàn)出了更好的性能。FTFLC采用兩級映射機(jī)制,利用塊映射機(jī)制和位糾正機(jī)制分別對緩存行中有錯的比特位和子數(shù)據(jù)塊進(jìn)行映射保護(hù)。此外,文中還提出了FTFLC初始化算法將兩種映射機(jī)制結(jié)合,提高了可用的緩存容量。最后,使用gem5模擬器,在650 mV電壓的高失效率環(huán)境下對FTFLC進(jìn)行仿真實(shí)驗(yàn),將其與3種已有緩存結(jié)構(gòu)10T-Cache,Bit-fix,Correction Prediction進(jìn)行對比。對比結(jié)果表明,FTFLC相比其他的...

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【文章目錄】：
1 引言
2 近閾值電壓下可容錯的一級緩存結(jié)構(gòu)設(shè)計(jì)
    2.1 塊映射與選擇機(jī)制
    2.2 位糾正機(jī)制
    2.3 FTFLC初始化算法
    2.4 Cache結(jié)構(gòu)設(shè)計(jì)
3 仿真實(shí)驗(yàn)設(shè)計(jì)
    (1)10T-Cache:由10T ST SRAM單元構(gòu)成的Cache。
    (2)Bit-fix策略[15]。
    (3)Correction Prediction(CP)策略[17]。
4 實(shí)驗(yàn)結(jié)果分析
    4.1 Cache容量可用率
    4.2 性能分析
    4.3 面積開銷分析
    4.4 能耗分析



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