本文關(guān)鍵詞：USB3.0物理層數(shù)字部分的設(shè)計(jì)與驗(yàn)證，由筆耕文化傳播整理發(fā)布。

【摘要】：近年來(lái),USB(通用串行總線)作為一種標(biāo)準(zhǔn)的傳輸接口,應(yīng)用十分廣泛。自從2008年11月首次發(fā)布USB3.0規(guī)范以來(lái),國(guó)外諸多廠商迅速推出解決方案。廠商的大力支持使其在便攜式快速存儲(chǔ)、大數(shù)據(jù)高速傳輸?shù)阮I(lǐng)域占據(jù)非常重要的地位,展現(xiàn)出強(qiáng)大的競(jìng)爭(zhēng)力；而縱觀國(guó)內(nèi),卻鮮有自主知識(shí)產(chǎn)權(quán)的USB3.0解決方案。因此,設(shè)計(jì)并實(shí)現(xiàn)自主的USB3.0芯片具有十分重要的意義。與前幾個(gè)版本的USB規(guī)范相比,USB3.0的性能得到顯著提升：高達(dá)5Gbps的傳輸速率相對(duì)于前一代整整提升了10倍。高性能、低功耗是當(dāng)前的芯片設(shè)計(jì)的主流思想,如何在USB3.0電路設(shè)計(jì)中實(shí)現(xiàn)性能與功耗的平衡,是設(shè)計(jì)者需面對(duì)的重點(diǎn)和難點(diǎn)。物理層位于USB3.0硬件架構(gòu)的最底層。發(fā)送電路可對(duì)并行數(shù)據(jù)進(jìn)行加擾、編碼以及串行化處理,輸出串行信號(hào)；接收電路可從串行信號(hào)中提取時(shí)鐘,經(jīng)過(guò)去串行化、符號(hào)同步與彈性緩沖電路,得到穩(wěn)定的數(shù)據(jù)流,然后采取解碼、解擾處理,恢復(fù)為并行數(shù)據(jù)送至鏈路層。本文針對(duì)USB3.0規(guī)范的要求,通過(guò)對(duì)物理層特點(diǎn)進(jìn)行研究與分析,對(duì)其中的數(shù)字部分進(jìn)行了設(shè)計(jì)；除收發(fā)通道外,還對(duì)鏈路訓(xùn)練、環(huán)回控制以及誤碼率測(cè)試(BERT)等電路進(jìn)行了設(shè)計(jì)和驗(yàn)證。文中使用SMIC40nm工藝的標(biāo)準(zhǔn)邏輯單元庫(kù),經(jīng)過(guò)Design Complier (DC)邏輯綜合,結(jié)果表明物理層的數(shù)字部分電路能夠穩(wěn)定工作在500MHz的頻率,滿足設(shè)計(jì)要求。本文涉及的工作內(nèi)容主要包含以下三大部分：(1)在研究USB3.0規(guī)范的基礎(chǔ)上,認(rèn)真分析物理層的結(jié)構(gòu)與設(shè)計(jì)指標(biāo),實(shí)現(xiàn)物理層整體架構(gòu)的規(guī)劃：根據(jù)電路實(shí)現(xiàn)的功能,將數(shù)字部分劃分為發(fā)送通道、接收通道、通道管理以及鏈路訓(xùn)練四個(gè)部分；(2)使用Verilog語(yǔ)言對(duì)各部分電路進(jìn)行RTL (Register Transfer Level)級(jí)功能描述,采用模塊化的思想進(jìn)行電路設(shè)計(jì);詳細(xì)介紹關(guān)鍵電路的工作原理與設(shè)計(jì)方案,并對(duì)設(shè)計(jì)中需注意的難點(diǎn)問(wèn)題提出有效的解決方案；(3)采用ModelSim對(duì)各部分電路進(jìn)行詳盡的功能仿真：選用VC709Connectivity Kit (VC709連接功能套件)搭建硬件測(cè)試平臺(tái)并進(jìn)行板級(jí)驗(yàn)證。為提升測(cè)試數(shù)據(jù)的靈活性,使用上下位機(jī)聯(lián)合的結(jié)構(gòu)進(jìn)行測(cè)試：上位機(jī)通過(guò)串口連接內(nèi)置微控制器,從而實(shí)現(xiàn)電腦與FPGA的數(shù)據(jù)交互,驗(yàn)證數(shù)字部分電路的無(wú)差錯(cuò)傳輸測(cè)試。
【關(guān)鍵詞】：USB3.0物理層 多相位 8b/10b BERT 鏈路訓(xùn)練
【學(xué)位授予單位】：中國(guó)科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TP334.7
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 第1章 緒論11-15
• 1.1 課題背景11-12
• 1.2 研究現(xiàn)狀及內(nèi)容12-13
• 1.3 組織結(jié)構(gòu)13-15
• 第2章 USB3.0規(guī)范的研究15-29
• 2.1 USB3.0物理結(jié)構(gòu)15-17
• 2.2 USB3.0物理層整體架構(gòu)17-18
• 2.3 USB3.0特殊控制碼18-19
• 2.4 發(fā)送電路功能19-22
• 2.4.1 加擾規(guī)則19-20
• 2.4.2 8b/10b編碼規(guī)則20-22
• 2.4.3 串行化22
• 2.5 接收電路功能22-25
• 2.5.1 時(shí)鐘恢復(fù)23-24
• 2.5.2 符號(hào)同步24
• 2.5.3 彈性緩沖24-25
• 2.5.4 8b/10b解碼規(guī)則25
• 2.5.5 解擾規(guī)則25
• 2.6 數(shù)字部分測(cè)試模式25-27
• 2.6.1 環(huán)回測(cè)試模式26
• 2.6.2 誤碼率測(cè)試模式26-27
• 2.7 物理層鏈路訓(xùn)練27-28
• 2.8 本章小結(jié)28-29
• 第3章 物理層數(shù)字部分前端設(shè)計(jì)29-63
• 3.1 數(shù)字部分的設(shè)計(jì)指標(biāo)29
• 3.2 整體架構(gòu)設(shè)計(jì)29-32
• 3.2.1 接口概述29-30
• 3.2.2 數(shù)字部分功能電路劃分30-32
• 3.3 電路功耗的定性分析32
• 3.4 發(fā)送通道電路設(shè)計(jì)32-44
• 3.4.1 加擾電路32-35
• 3.4.2 8b/10b編碼電路35-39
• 3.4.3 并轉(zhuǎn)串電路39-44
• 3.5 接收通道電路設(shè)計(jì)44-54
• 3.5.1 串轉(zhuǎn)并電路44-45
• 3.5.2 符號(hào)同步電路45-47
• 3.5.3 彈性緩沖電路47-49
• 3.5.4 8b/10b解碼電路49-53
• 3.5.5 解擾電路53-54
• 3.6 通道管理電路設(shè)計(jì)54-59
• 3.6.1 SKP序列生成電路54-56
• 3.6.2 環(huán)回控制電路56-57
• 3.6.3 誤碼測(cè)試電路57-59
• 3.7 鏈路訓(xùn)練管理電路設(shè)計(jì)59-61
• 3.7.1 TSEQ訓(xùn)練電路59-60
• 3.7.2 TS1/TS2訓(xùn)練電路60-61
• 3.8 本章小結(jié)61-63
• 第4章 數(shù)字部分仿真與驗(yàn)證63-85
• 4.1 RTL級(jí)仿真64-76
• 4.1.1 Xilinx仿真庫(kù)的編譯64-65
• 4.1.2 收發(fā)通道仿真65-73
• 4.1.3 鏈路訓(xùn)練功能仿真73-75
• 4.1.4 BERT測(cè)試仿真75-76
• 4.2 邏輯綜合76-78
• 4.3 FPGA平臺(tái)仿真驗(yàn)證78-84
• 4.3.1 硬件平臺(tái)的搭建78-81
• 4.3.2 ChipScope工具81
• 4.3.3 板級(jí)仿真驗(yàn)證81-84
• 4.4 本章小結(jié)84-85
• 第5章 總結(jié)與展望85-87
• 5.1 總結(jié)85-86
• 5.2 展望86-87
• 參考文獻(xiàn)87-89
• 致謝89-91
• 在讀期間發(fā)表的學(xué)術(shù)論文與參與項(xiàng)目91

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