單芯片計(jì)算機(jī)將傳統(tǒng)PC機(jī)主板上的全部芯片最大限度地集成到單顆芯片中,使其重量、體積和功耗大幅下降,而性能卻會(huì)得到很大改善。其中,系統(tǒng)總線的設(shè)計(jì)質(zhì)量對(duì)縮小芯片面積,簡化系統(tǒng)結(jié)構(gòu)以及擴(kuò)展外設(shè)都有非常積極的意義。本文圍繞8086單芯片計(jì)算機(jī)開發(fā)項(xiàng)目開展研究工作,采用IP/SoC的設(shè)計(jì)方法,研究了8086 CPU與片上總線的接口方法,設(shè)計(jì)了8086單芯片計(jì)算機(jī)的系統(tǒng)總線IP,并實(shí)現(xiàn)了該IP在單芯片計(jì)算機(jī)驗(yàn)證平臺(tái)上的集成與驗(yàn)證。 論文的主要工作和成果如下: 1.設(shè)計(jì)了面向8086 CPU的AHB系統(tǒng)總線IP; 2.設(shè)計(jì)了8086 CPU與AHB總線之間的接口; 3.完成了系統(tǒng)總線IP軟核中的仲裁、譯碼和中斷等模塊的RTL級(jí)設(shè)計(jì); 4.搭建了單芯片計(jì)算機(jī)的系統(tǒng)仿真平臺(tái),并在其上完成了系統(tǒng)總線IP軟核的RTL級(jí)功能仿真; 5.搭建了單芯片計(jì)算機(jī)的FPGA原型,設(shè)計(jì)并完成了電子鐘實(shí)驗(yàn)和VGA顯示實(shí)驗(yàn)。

【文章頁數(shù)】：78 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
致謝
第一章 緒論
    1.1 研究背景
        1.1.1 單芯片計(jì)算機(jī)和產(chǎn)業(yè)背景
        1.1.2 單芯片計(jì)算機(jī)的CPU
        1.1.3 單芯片計(jì)算機(jī)的總線
    1.2 研究內(nèi)容
    1.3 研究意義
    1.4 論文結(jié)構(gòu)
第二章 單芯片計(jì)算機(jī)系統(tǒng)總線的設(shè)計(jì)方法學(xué)研究
    2.1 IC 設(shè)計(jì)方法學(xué)
        2.1.1 時(shí)序驅(qū)動(dòng)的設(shè)計(jì)方法
        2.1.2 基于IP 復(fù)用的設(shè)計(jì)方法
        2.1.3 基于平臺(tái)的設(shè)計(jì)方法
    2.2 單芯片計(jì)算機(jī)設(shè)計(jì)方法學(xué)
        2.2.1 基于IP 重用和平臺(tái)的SoC 設(shè)計(jì)
        2.2.2 單芯片計(jì)算機(jī)驗(yàn)證平臺(tái)
            2.2.2.1 IP 單獨(dú)驗(yàn)證平臺(tái)
            2.2.2.2 SoC 集成驗(yàn)證平臺(tái)
    2.3 單芯片計(jì)算機(jī)系統(tǒng)總線的設(shè)計(jì)流程
        2.3.1 系統(tǒng)級(jí)設(shè)計(jì)
        2.3.2 RTL 級(jí)設(shè)計(jì)
        2.3.3 綜合
        2.3.4 系統(tǒng)實(shí)現(xiàn)
    2.4 本章小結(jié)
第三章 單芯片計(jì)算機(jī)系統(tǒng)總線的設(shè)計(jì)
    3.1 單芯片計(jì)算機(jī)系統(tǒng)總線協(xié)議的選擇
        3.1.1 三種總線的邏輯結(jié)構(gòu)圖及描述
        3.1.2 AHB 總線概述
    3.2 8086 CPU 的介紹
        3.2.1 8086 CPU 的體系結(jié)構(gòu)
        3.2.2 8086 CPU 的總線接口時(shí)序
    3.3 單芯片計(jì)算機(jī)系統(tǒng)總線的系統(tǒng)級(jí)設(shè)計(jì)
        3.3.1 單芯片計(jì)算機(jī)系統(tǒng)總線外特性
        3.3.2 單芯片計(jì)算機(jī)系統(tǒng)總線的系統(tǒng)級(jí)設(shè)計(jì)
            3.3.2.1 AHB 數(shù)據(jù)通道
            3.3.2.2 總線接口設(shè)計(jì)
    3.4 單芯片計(jì)算機(jī)系統(tǒng)總線的 RTL 級(jí)設(shè)計(jì)
        3.4.1 單芯片系統(tǒng)總線仲裁器
            3.4.1.1 仲裁器優(yōu)先級(jí)算法
            3.4.1.2 仲裁器模塊的RTL 級(jí)建模
            3.4.1.3 仲裁器模塊的狀態(tài)機(jī)
        3.4.2 單芯片系統(tǒng)總線中央譯碼器
        3.4.3 單芯片系統(tǒng)總線多路選擇器
        3.4.4 單芯片系統(tǒng)總線時(shí)序匹配單元
        3.4.5 DMA 通道和中斷處理單元
    3.5 本章小結(jié)
第四章 單芯片計(jì)算機(jī)系統(tǒng)總線的仿真與驗(yàn)證
    4.1 概述
    4.2 驗(yàn)證平臺(tái)的搭建
        4.2.1 單芯片計(jì)算機(jī)平臺(tái)的搭建
        4.2.2 自動(dòng)化驗(yàn)證
    4.3 單芯片計(jì)算機(jī)系統(tǒng)總線 IP 的 RTL 級(jí)仿真
        4.3.1 系統(tǒng)總線仿真平臺(tái)的搭建
        4.3.2 仿真測(cè)試激勵(lì)輸入
        4.3.3 仿真的執(zhí)行
        4.3.4 仿真結(jié)果
    4.4 單芯片計(jì)算機(jī)系統(tǒng)總線的 FPGA 原型驗(yàn)證
        4.4.1 軟硬件協(xié)同驗(yàn)證
        4.4.2 DE2 驗(yàn)證平臺(tái)
        4.4.3 驗(yàn)證方案
    4.5 本章小結(jié)
第五章 總結(jié)與展望
    5.1 論文成果總結(jié)
    5.2 進(jìn)一步工作展望
參考文獻(xiàn)
攻讀碩士學(xué)位期間發(fā)表的論文



本文編號(hào)：3819189