空間應(yīng)用處理器Cache一直是抗輻射加固設(shè)計(jì)的薄弱環(huán)節(jié),造成國(guó)產(chǎn)加固器件的Cache不能在軌應(yīng)用,大大制約了空間應(yīng)用處理器的性能.Cache中保存著處理器當(dāng)前使用最頻繁的指令和數(shù)據(jù),Cache加固的效果,直接決定了空間應(yīng)用處理器的抗單粒子翻轉(zhuǎn)(SEU)能力.處理器緩存標(biāo)簽陣列(Cache Tag Array)是Cache系統(tǒng)的核心,傳統(tǒng)SEC僅能對(duì)Tag單位錯(cuò)誤進(jìn)行糾正,鄰位雙錯(cuò)會(huì)引起誤糾正,在組相連和全相連的Cache中會(huì)引起較大的面積功耗開(kāi)銷.本文設(shè)計(jì)了結(jié)合比特重排序技術(shù)和擴(kuò)展FastTag技術(shù)的高能效Cache Tag容錯(cuò)方法,具有三方面特點(diǎn):(1)擴(kuò)展傳統(tǒng)FastTag技術(shù)在寫回Cache應(yīng)用的局限性;(2)冗余碼率與SEC一樣的條件下,降低鄰位雙錯(cuò)的誤糾正概率;(3)和傳統(tǒng)SEC方法相比,降低容錯(cuò)帶來(lái)的面積功耗開(kāi)銷.經(jīng)過(guò)仿真與評(píng)估,與傳統(tǒng)SEC容錯(cuò)設(shè)計(jì)相比,能效比得到提高.可以將鄰位雙錯(cuò)檢測(cè)率提高70%左右;面積開(kāi)銷降低12.1%;功耗開(kāi)銷降低47.6%;關(guān)鍵路徑延遲降低0.2 ns.

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【文章目錄】：
1 引言
2 Cache Tag比特重排序設(shè)計(jì)
3 擴(kuò)展FastTag容錯(cuò)結(jié)構(gòu)設(shè)計(jì)
4 比特重排序及擴(kuò)展FastTag容錯(cuò)結(jié)構(gòu)
5 高能效容錯(cuò)方法仿真驗(yàn)證
6 結(jié)束語(yǔ)



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