本文關(guān)鍵詞：一種RISC處理器性能模型的設(shè)計與實現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：目前處理器設(shè)計越來越復(fù)雜,如何在有限的時間里對處理器進(jìn)行有效的設(shè)計是擺在處理器設(shè)計人員面前的一個重要的問題。體系結(jié)構(gòu)模擬器是目前處理器設(shè)計過程中流行的工具。本文面向一種RISC處理器,在GEM5模擬器的基礎(chǔ)上開發(fā)了該RISC處理器的性能模型,并采用SPEC標(biāo)準(zhǔn)測試程序?qū)μ幚砥鞯男阅苓M(jìn)行了評估。本文的主要貢獻(xiàn)和創(chuàng)新點(diǎn)如下:1.針對一種RISC處理器的流水線和功能部件進(jìn)行了詳細(xì)的模擬,包括分支預(yù)測部件、寄存器文件、保留站、寄存器相關(guān)、存儲器相關(guān)以及多端口cache部件。2.研究了通過采用復(fù)雜的分支預(yù)測器和多端口cache技術(shù)來提高處理器性能的方法。研究表明,采用局部與全局的分支預(yù)測策略后,處理器性能比只采用全局分支預(yù)測提高6.52%的性能。采用多體cache實現(xiàn)的偽多端口比真正的多端口的性能低1.64%。3.通過改善物理寄存器的組織方式和Tomasulo算法可以獲得處理器性能的提升。物理寄存器的組織采用了32位和64位兩種組織方式,采用32位寄存器的處理器的性能要比64位寄存器性能高0.20%。對比集中式Tomasulo算法,分布式Tomasulo算法對IEW段的阻塞程度要明顯下降,性能上要高2.55%。
【關(guān)鍵詞】：體系結(jié)構(gòu)模擬器 性能模擬 GEM5 RISC
【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TP332
【目錄】：

• 摘要9-10
• ABSTRACT10-11
• 第一章 緒論11-17
• 1.1 引言11-12
• 1.2 模擬器研究的意義12-13
• 1.3 模擬器開發(fā)的挑戰(zhàn)13-14
• 1.4 本文的主要工作14
• 1.5 論文結(jié)構(gòu)14-17
• 第二章 體系結(jié)構(gòu)模擬器介紹17-27
• 2.1 處理器性能評估方法的發(fā)展17-18
• 2.2 模擬器的分類18-20
• 2.3 模擬技術(shù)20-21
• 2.4 國際主流體系結(jié)構(gòu)模擬器21-26
• 2.4.1 Simple Scalar21
• 2.4.2 LSE21-22
• 2.4.3 Simics22-24
• 2.4.4 GEM524-26
• 2.5 本章小結(jié)26-27
• 第三章 核心流水線的模擬27-39
• 3.1 目標(biāo)RISC處理器流水線簡介27
• 3.2 取指段27-31
• 3.3 譯碼段31-32
• 3.4 重命名段32-34
• 3.5 IEW段34-37
• 3.5.1 指令分派34-35
• 3.5.2 指令“發(fā)射”35-37
• 3.6 提交段37-38
• 3.7 本章小結(jié)38-39
• 第四章 流水線部件模擬39-51
• 4.1 分支預(yù)測器39-42
• 4.2 物理寄存器42-43
• 4.3 指令的發(fā)射與執(zhí)行43-50
• 4.3.1 指令發(fā)射43-45
• 4.3.2 讀寫端口競爭45-46
• 4.3.3 相關(guān)46-50
• 4.4 本章小結(jié)50-51
• 第五章 實驗數(shù)據(jù)分析51-61
• 5.1 實驗環(huán)境51-52
• 5.2 模擬器驗證52-53
• 5.3 模擬器性能評估53-54
• 5.4 分支預(yù)測器性能分析54-56
• 5.5 寄存器性能分析56-57
• 5.6 Tomasulo算法性能分析57-59
• 5.7 多端口cache性能分析59-60
• 5.8 本章小結(jié)60-61
• 第六章 結(jié)束語61-62
• 6.1 工作總結(jié)61
• 6.2 展望61-62
• 致謝62-63
• 參考文獻(xiàn)63-66
• 作者在學(xué)期間取得的學(xué)術(shù)成果66

【相似文獻(xiàn)】

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  本文關(guān)鍵詞：一種RISC處理器性能模型的設(shè)計與實現(xiàn)，由筆耕文化傳播整理發(fā)布。

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本文編號：376597