基于Xilinx Zynq平臺的卷積神經(jīng)網(wǎng)絡模型研究
發(fā)布時間:2023-02-25 23:38
隨著神經(jīng)網(wǎng)絡技術的迅猛發(fā)展,卷積神經(jīng)網(wǎng)絡正逐漸成為圖像處理領域的首選算法,但卷積神經(jīng)網(wǎng)絡龐大的計算量使得其難以在各類移動應用場景中大規(guī)模推廣使用。因此,利用適用于并行計算的FPGA來實現(xiàn)卷積神經(jīng)網(wǎng)絡已成為熱點。但FPGA雖適合設計并行計算,卻并不適合設計通用處理器可輕易實現(xiàn)的各類業(yè)務邏輯,因此很多應用采取的方案是同時使用FPGA和微處理器進行設計,這種設計的缺點是增加了開發(fā)成本,且不利于提升系統(tǒng)性能。為解決這一問題,Xilinx公司率先推出了Zynq系列平臺,該平臺是行業(yè)內(nèi)首個將FPGA和微處理器集成進一個芯片中的平臺,可輕松解決傳統(tǒng)的雙芯片設計帶來的通信成本高、開發(fā)成本高等問題,適合需要進行高性能計算的移動應用場景。本研究基于Xilinx Zynq平臺,設計了一種易于拓展的卷積神經(jīng)網(wǎng)絡計算模型。本文首先介紹了卷積神經(jīng)網(wǎng)絡和Xilinx Zynq平臺,并對卷積神經(jīng)網(wǎng)絡在FPGA上實現(xiàn)硬件加速中的關鍵問題進行了分析。然后對本研究中基于Xilinx Zynq平臺設計的卷積神經(jīng)網(wǎng)絡計算模型進行了詳細的介紹,并針對計算模型的拓展給出了若干優(yōu)化設計。最后,本文對本研究設計的計算模型進行了實驗并對...
【文章頁數(shù)】:93 頁
【學位級別】:碩士
【文章目錄】:
摘要
abstract
縮略詞表
第一章 緒論
1.1 研究工作的背景與意義
1.2 國內(nèi)外研究現(xiàn)狀
1.2.1 卷積神經(jīng)網(wǎng)絡發(fā)展現(xiàn)狀
1.2.2 基于FPGA的卷積神經(jīng)網(wǎng)絡研究的發(fā)展現(xiàn)狀
1.3 本論文的主要工作與安排
第二章 卷積神經(jīng)網(wǎng)絡與Xilinx Zynq平臺介紹
2.1 卷積神經(jīng)網(wǎng)絡基本介紹
2.1.1 人工神經(jīng)網(wǎng)絡
2.1.2 卷積神經(jīng)網(wǎng)絡
2.2 Xilinx Zynq平臺介紹
2.2.1 處理系統(tǒng)端
2.2.2 可編程邏輯端
2.2.3 處理系統(tǒng)端與可編程邏輯端的通信
2.3 本章小結
第三章 卷積神經(jīng)網(wǎng)絡的硬件加速設計
3.1 卷積層的硬件加速設計
3.2 批標準化的硬件加速設計
3.3 其他硬件加速相關設計
3.3.1 乒乓緩存機制
3.3.2 流水線機制
3.3.3 背壓機制
3.4 本章小結
第四章 基于Zynq平臺的卷積神經(jīng)網(wǎng)絡計算模型設計
4.1 計算模型總體架構
4.2 卷積神經(jīng)網(wǎng)絡計算模塊設計
4.2.1 卷積神經(jīng)網(wǎng)絡計算模塊總體設計
4.2.2 計算陣列區(qū)的設計
4.2.3 后處理區(qū)的設計
4.2.4 流計算區(qū)的設計
4.3 PL端其他模塊的設計
4.3.1 DDR內(nèi)存通信模塊的設計
4.3.2 調(diào)試接口設計
4.3.3 處理系統(tǒng)端與可編程邏輯端的通信設計
4.4 PS端設計
4.5 性能優(yōu)化設計
4.5.1 輸入位寬與輸出位寬不等的FIFO緩存設計
4.5.2 單路輸入多路輸出的乒乓緩存設計
4.5.3 基于單個塊內(nèi)存的乒乓緩存設計
4.5.4 支持流水線機制的背壓機制
4.5.5 后處理區(qū)的多路優(yōu)化設計
4.6 本章小結
第五章 計算模型驗證與分析
5.1 Yolov2-tiny網(wǎng)絡結構分析
5.2 正確性驗證
5.2.1 驗證方法設計
5.2.2 實驗數(shù)據(jù)及分析
5.3 計算性能驗證
5.3.1 驗證方法設計
5.3.2 實驗數(shù)據(jù)及分析
5.4 可拓展性分析
5.5 本章小結
第六章 全文總結與展望
6.1 全文總結
6.2 后續(xù)工作展望
致謝
參考文獻
攻讀碩士學位期間取得的成果
本文編號:3749403
【文章頁數(shù)】:93 頁
【學位級別】:碩士
【文章目錄】:
摘要
abstract
縮略詞表
第一章 緒論
1.1 研究工作的背景與意義
1.2 國內(nèi)外研究現(xiàn)狀
1.2.1 卷積神經(jīng)網(wǎng)絡發(fā)展現(xiàn)狀
1.2.2 基于FPGA的卷積神經(jīng)網(wǎng)絡研究的發(fā)展現(xiàn)狀
1.3 本論文的主要工作與安排
第二章 卷積神經(jīng)網(wǎng)絡與Xilinx Zynq平臺介紹
2.1 卷積神經(jīng)網(wǎng)絡基本介紹
2.1.1 人工神經(jīng)網(wǎng)絡
2.1.2 卷積神經(jīng)網(wǎng)絡
2.2 Xilinx Zynq平臺介紹
2.2.1 處理系統(tǒng)端
2.2.2 可編程邏輯端
2.2.3 處理系統(tǒng)端與可編程邏輯端的通信
2.3 本章小結
第三章 卷積神經(jīng)網(wǎng)絡的硬件加速設計
3.1 卷積層的硬件加速設計
3.2 批標準化的硬件加速設計
3.3 其他硬件加速相關設計
3.3.1 乒乓緩存機制
3.3.2 流水線機制
3.3.3 背壓機制
3.4 本章小結
第四章 基于Zynq平臺的卷積神經(jīng)網(wǎng)絡計算模型設計
4.1 計算模型總體架構
4.2 卷積神經(jīng)網(wǎng)絡計算模塊設計
4.2.1 卷積神經(jīng)網(wǎng)絡計算模塊總體設計
4.2.2 計算陣列區(qū)的設計
4.2.3 后處理區(qū)的設計
4.2.4 流計算區(qū)的設計
4.3 PL端其他模塊的設計
4.3.1 DDR內(nèi)存通信模塊的設計
4.3.2 調(diào)試接口設計
4.3.3 處理系統(tǒng)端與可編程邏輯端的通信設計
4.4 PS端設計
4.5 性能優(yōu)化設計
4.5.1 輸入位寬與輸出位寬不等的FIFO緩存設計
4.5.2 單路輸入多路輸出的乒乓緩存設計
4.5.3 基于單個塊內(nèi)存的乒乓緩存設計
4.5.4 支持流水線機制的背壓機制
4.5.5 后處理區(qū)的多路優(yōu)化設計
4.6 本章小結
第五章 計算模型驗證與分析
5.1 Yolov2-tiny網(wǎng)絡結構分析
5.2 正確性驗證
5.2.1 驗證方法設計
5.2.2 實驗數(shù)據(jù)及分析
5.3 計算性能驗證
5.3.1 驗證方法設計
5.3.2 實驗數(shù)據(jù)及分析
5.4 可拓展性分析
5.5 本章小結
第六章 全文總結與展望
6.1 全文總結
6.2 后續(xù)工作展望
致謝
參考文獻
攻讀碩士學位期間取得的成果
本文編號:3749403
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