發(fā)布時間：2023-02-19 16:46

　　穩(wěn)定可靠的時鐘是所有時序器件正常工作的基礎(chǔ),也是現(xiàn)代大規(guī)模集成電路設(shè)計中的難點。微處理器時鐘信號的分布結(jié)構(gòu)直接關(guān)系到芯片最終的工作頻率以及功耗,低偏斜低抖動的時鐘分布網(wǎng)絡(luò)對整個芯片的運行至關(guān)重要。進行時鐘分布技術(shù)的研究具有重要現(xiàn)實意義和廣泛使用價值。 當(dāng)前ASIC設(shè)計流中,時鐘樹通常由EDA工具在各約束下自動綜合產(chǎn)生,全局時鐘偏斜,傳輸延遲,跳變時間和區(qū)域負載都會對時鐘網(wǎng)絡(luò)的綜合產(chǎn)生影響。插入時鐘偏斜調(diào)整電路減少了全局時鐘偏斜和傳輸延遲的約束,加快了收斂速度。 本文接下來著重描述偏斜調(diào)整電路的物理實現(xiàn)以及驗證與仿真。與以往偏斜調(diào)整電路DLL和SMD相比,新補償結(jié)構(gòu)可以在兩個時鐘周期內(nèi)將輸出信號與輸入信號對齊,并集成到在ASIC設(shè)計流程中;可以在多周期延遲路徑上正常工作,同時接受任意占空比時鐘信號的輸入。以90nm工藝條件下全定制設(shè)計流程為基礎(chǔ),說明了NSMD的結(jié)構(gòu)與操作方式。針對新設(shè)計目標(biāo),對關(guān)鍵部件進行了優(yōu)化與結(jié)構(gòu)改進,使其可以適應(yīng)高頻率低偏斜的時鐘信號和各個不同的工作條件。 針對NSMD特殊的驗證要求,通過將時鐘驅(qū)動器抽象成行為級模型,利用Verilog-AMS與網(wǎng)表混合模擬的方式...

【文章頁數(shù)】：87 頁

【學(xué)位級別】：碩士

【文章目錄】：
摘要
ABSTRACT
第一章 緒論
    1.1 研究背景和意義
        1.1.1 研究背景
        1.1.2 研究意義
    1.2 課題研究主要工作與成果
    1.3 本文結(jié)構(gòu)
第二章 時鐘概念以及研究背景
    2.1 時鐘定義及概念
        2.1.2 時鐘信號與時序
        2.1.3 時鐘信號與芯片功耗
        2.1.4 時鐘信號完整性
    2.2 時鐘分布網(wǎng)絡(luò)
        2.2.1 時鐘網(wǎng)絡(luò)拓撲結(jié)構(gòu)
        2.2.2 處理器時鐘分布范例
    2.3 去偏斜電路設(shè)計
        2.3.1 同步鏡像延遲線
        2.3.2 時鐘偏斜調(diào)整電路小結(jié)
    2.4 小結(jié)
第三章 X 處理器時鐘分布技術(shù)綜述
    3.1 全局時鐘分布網(wǎng)絡(luò)
    3.2 自動時鐘樹綜合
        3.2.1 時鐘樹綜合原理
        3.2.2 局部時鐘偏斜規(guī)劃
        3.2.3 時鐘樹綜合策略
        3.2.4 標(biāo)準(zhǔn)設(shè)計約束
        3.2.5 CTS 設(shè)計約束
    3.3 插入時鐘偏斜調(diào)整單元
    3.4 小結(jié)
第四章 去偏斜單元NSMD 的實現(xiàn)
    4.1 NSMD 綜述
    4.2 INPUTBUFFER 與DUMMYINPUTBUFFER
    4.3 延遲線DELAYLINE
        4.3.1 測量延遲線MDL
        4.3.2 測量操作原理
        4.3.3 DFF 的實現(xiàn)
        4.3.4 控制電路CC
        4.3.5 可變延遲線VDL
    4.4 二次采樣問題
    4.5 外圍控制電路
        4.5.1 掛起電路Supend
        4.5.2 多選開關(guān)電路Switch
    4.6 NSMD 時序操作圖
    4.7 LEF 視圖的抽取
    4.8 小結(jié)
第五章模擬與驗證結(jié)果
    5.1 行為級模型模擬
    5.2 基于VERILOG-AMS 的混合模擬
    5.3 不同工作條件下的模擬結(jié)果
    5.4 版圖后模擬結(jié)果
    5.5 不同輸入信號模擬結(jié)果
    5.6 小結(jié)
第六章工作總結(jié)與展望
    6.1 工作總結(jié)
    6.2 工作展望
致謝
參考文獻
作者在學(xué)期間取得的學(xué)術(shù)成果



本文編號：3746587