發(fā)布時(shí)間：2023-01-30 20:45

　　電可擦除可編程只讀存儲(chǔ)器（EEPROM）主要應(yīng)用于智能IC卡,微型計(jì)算機(jī)等各種需要對(duì)信息存取的場(chǎng)合。EEPROM分為并行和串行兩種。串行EEPROM具有體積小、成本低、電路連接線少等優(yōu)點(diǎn)。我課題研究的內(nèi)容是1.2μm N阱CMOS工藝制作的8K×8串行EEPROM逆向設(shè)計(jì)。課題是在東北微電子研究所完成的。 本設(shè)計(jì)從版圖照片中提取邏輯圖開(kāi)始,提取出電路圖后,分析電路的工作原理和邏輯功能。該電路分為存儲(chǔ)矩陣和外圍控制電路兩大部分。本EEPROM存儲(chǔ)矩陣為256×256陣列,對(duì)存儲(chǔ)單元的工作原理、結(jié)構(gòu)、版圖、工藝方面進(jìn)行了詳盡的分析。外圍電路包括:保護(hù)電路、HV電路、高壓產(chǎn)生電路、控制電路、譯碼電路、靈敏放大電路、八位鎖存器、八位移位寄存器等。為了確定電路工作原理與邏輯功能的分析正確與否,對(duì)主要功能塊進(jìn)行了計(jì)算機(jī)邏輯驗(yàn)證和仿真。版圖設(shè)計(jì)規(guī)則,首先從原版圖照片中提取出原設(shè)計(jì)規(guī)則,然后根據(jù)東北微電子所的工藝條件確定出新的設(shè)計(jì)規(guī)則。版圖布局布線的原則是要力圖節(jié)省材料、利于光刻、制版對(duì)準(zhǔn)方便和工藝步驟簡(jiǎn)單,本文對(duì)布局布線總結(jié)了一些規(guī)律。在版圖中對(duì)抑制電路的閂鎖效應(yīng)采取了切實(shí)可行... 

【文章頁(yè)數(shù)】：66 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
第1章 緒論
    1.1 課題的提出
    1.2 半導(dǎo)體存儲(chǔ)器
    1.3 EDA 技術(shù)
    1.4 本章小結(jié)
第2章 串行8K×8 EEPROM 的組成和工作原理
    2.1 串行8K×8 EEPROM 的總體結(jié)構(gòu)
    2.2 工作模式
    2.3 存儲(chǔ)單元
    2.4 EEPROM 外圍電路各功能塊分析、仿真及改進(jìn)
    2.5 串行8K×8 EEPROM 的工作原理
    2.6 本章小結(jié)
第3章 版圖的實(shí)現(xiàn)
    3.1 軟件介紹
    3.2 版圖設(shè)計(jì)規(guī)則
    3.3 單元版圖繪制
    3.4 本章小結(jié)
第4章 布局布線、抗閂鎖效應(yīng)、DRC 與LVS
    4.1 布局布線規(guī)劃
    4.2 抑制LATCH－UP 效應(yīng)的措施
    4.3 DRC 與LVS 操作
    4.4 本章小結(jié)
第5章 串行8K×8 EEPROM 的工藝
    5.1 LDD 工藝
    5.2 存儲(chǔ)單元中氧化層工藝
    5.3 平坦化工藝
    5.4 本章小結(jié)
結(jié)論
參考文獻(xiàn)
攻讀學(xué)位期間發(fā)表的學(xué)術(shù)論文
致謝
工程碩士研究生個(gè)人簡(jiǎn)歷


【參考文獻(xiàn)】：
期刊論文
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[2]CMOS集成電路的功耗優(yōu)化和低功耗設(shè)計(jì)技術(shù)[J]. 鐘濤,王豪才.  微電子學(xué). 2000(02)
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[4]集成電路設(shè)計(jì)、驗(yàn)證、測(cè)試系統(tǒng)的研究[J]. 林爭(zhēng)輝.  上海交通大學(xué)學(xué)報(bào). 1995(01)
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本文編號(hào)：3733433