隨著VLSI技術(shù)的迅猛發(fā)展與應(yīng)用需求的不斷提高,單純依靠提高主頻已經(jīng)很難進(jìn)一步提高微處理器的性能,采用以多核微處理器為代表的先進(jìn)體系結(jié)構(gòu)已經(jīng)逐漸成為提高微處理器性能的主要途徑。但是,多核微處理器中功耗、時(shí)鐘偏移等問題將越來越嚴(yán)重。異步電路具有天然的低功耗優(yōu)勢且不存在時(shí)鐘偏移問題,使得多核異步微處理器必然成為未來微處理器發(fā)展的一個(gè)重要方向。盡管如此,多核異步微處理器設(shè)計(jì)研究尚存在一系列科學(xué)問題亟待解決,主要包括異步電路設(shè)計(jì)方法學(xué)、異步計(jì)算內(nèi)核體系結(jié)構(gòu)、異步互連網(wǎng)絡(luò)結(jié)構(gòu)、多核異步微處理器功耗性能評測等。針對多核異步微處理器體系結(jié)構(gòu)面臨的核心理論與設(shè)計(jì)實(shí)現(xiàn)問題進(jìn)行研究,可為未來多核異步微處理器芯片的設(shè)計(jì)與實(shí)現(xiàn)提供堅(jiān)實(shí)的理論和技術(shù)基礎(chǔ),具有重要的理論意義和應(yīng)用價(jià)值。 本文基于數(shù)據(jù)觸發(fā)體系結(jié)構(gòu),對多核異步微處理器體系結(jié)構(gòu)展開了深入的研究。首先研究了異步電路設(shè)計(jì)方法,高效的異步電路設(shè)計(jì)方法是開展異步集成電路設(shè)計(jì)的關(guān)鍵。其次,對異步數(shù)據(jù)觸發(fā)計(jì)算內(nèi)核與異步互連網(wǎng)絡(luò)結(jié)構(gòu)分別進(jìn)行研究。最后,提出了一個(gè)多核異步微處理器原型并進(jìn)行功耗評估。本文所取得的研究成果主要有： 1、提出了一種基于宏單元... 

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摘要
Abstract
第一章 緒論
    1.1 研究背景
        1.1.1 微處理器的發(fā)展趨勢
        1.1.2 多核微處理器面臨的挑戰(zhàn)
        1.1.3 異步集成電路的優(yōu)勢以及面臨的挑戰(zhàn)
        1.1.4 課題目標(biāo)與來源
    1.2 國內(nèi)外研究現(xiàn)狀
        1.2.1 異步電路設(shè)計(jì)自動(dòng)化
        1.2.2 異步微處理器
        1.2.3 異步互連網(wǎng)絡(luò)
    1.3 本文研究內(nèi)容
        1.3.1 基于宏單元的異步電路自動(dòng)化設(shè)計(jì)流程及功耗性能優(yōu)化方法
        1.3.2 基于數(shù)據(jù)觸發(fā)的異步計(jì)算內(nèi)核體系結(jié)構(gòu)
        1.3.3 高性能低功耗異步片上網(wǎng)絡(luò)體系結(jié)構(gòu)
        1.3.4 多核異步微處理器原型及其功耗評估
    1.4 本文主要?jiǎng)?chuàng)新工作
    1.5 論文結(jié)構(gòu)
第二章 異步集成電路基礎(chǔ)與設(shè)計(jì)方法綜述
    2.1 引言
    2.2 異步電路基本概念
        2.2.1 握手協(xié)議
        2.2.2 數(shù)據(jù)編碼方式
        2.2.3 延遲模型
    2.3 異步電路設(shè)計(jì)方法發(fā)展歷程
    2.4 語法驅(qū)動(dòng)轉(zhuǎn)換的異步電路設(shè)計(jì)方法
        2.4.1 前端編譯
        2.4.2 后端映射
    2.5 同步-異步電路轉(zhuǎn)換異步電路設(shè)計(jì)方法
        2.5.1 基于延遲匹配的同步-異步電路轉(zhuǎn)換方法
        2.5.2 基于準(zhǔn)延遲無關(guān)的同步-異步電路轉(zhuǎn)換方法
    2.6 基于定制的細(xì)粒度高性能異步電路設(shè)計(jì)方法
    2.7 異步電路設(shè)計(jì)方法比較分析
    2.8 本章小結(jié)
第三章 基于宏單元的異步電路設(shè)計(jì)自動(dòng)化流程及優(yōu)化方法
    3.1 引言
    3.2 基于宏單元的異步電路設(shè)計(jì)流程
        3.2.1 總體流程
        3.2.2 數(shù)據(jù)通路設(shè)計(jì)方法
        3.2.3 控制通路設(shè)計(jì)方法
        3.2.4 宏單元全定制流程
    3.3 基于宏單元的異步電路設(shè)計(jì)自動(dòng)化流程
        3.3.1 總體流程
        3.3.2 異步數(shù)據(jù)通路自動(dòng)生成
        3.3.3 異步控制通路自動(dòng)生成
        3.3.4 相關(guān)工作比較
    3.4 功耗及性能優(yōu)化方法
        3.4.1 流水線結(jié)構(gòu)
        3.4.2 功耗及性能冗余問題分析
        3.4.3 功耗及性能優(yōu)化方法
        3.4.4 異步乘法器設(shè)計(jì)優(yōu)化
    3.5 異步DLX流水線設(shè)計(jì)實(shí)現(xiàn)
        3.5.1 DLX流水線
        3.5.2 異步DLX流水線設(shè)計(jì)實(shí)現(xiàn)
        3.5.3 面積比較
        3.5.4 性能比較
    3.6 本章小結(jié)
第四章 基于數(shù)據(jù)觸發(fā)體系結(jié)構(gòu)的異步微處理器內(nèi)核
    4.1 引言
    4.2 數(shù)據(jù)觸發(fā)體系結(jié)構(gòu)
        4.2.1 數(shù)據(jù)觸發(fā)思想
        4.2.2 指令集格式
        4.2.3 DTA流水線結(jié)構(gòu)
        4.2.4 功能單元與寄存器文件
        4.2.5 局部傳輸網(wǎng)絡(luò)
    4.3 異步數(shù)據(jù)觸發(fā)體系結(jié)構(gòu)
        4.3.1 微處理器體系結(jié)構(gòu)軟硬件折衷
        4.3.2 DTA異步化設(shè)計(jì)問題分析
        4.3.3 異步數(shù)據(jù)觸發(fā)體系結(jié)構(gòu)
    4.4 微體系結(jié)構(gòu)及電路實(shí)現(xiàn)
        4.4.1 異步DTA流水線結(jié)構(gòu)
        4.4.2 功能單元優(yōu)化
        4.4.3 數(shù)據(jù)源選擇策略
    4.5 騰越-Ⅱ異步微處理器實(shí)現(xiàn)及評測
        4.5.1 騰越-Ⅱ總體結(jié)構(gòu)
        4.5.2 數(shù)據(jù)觸發(fā)計(jì)算內(nèi)核
        4.5.3 Cache系統(tǒng)
        4.5.4 外圍設(shè)備
        4.5.5 VLSI實(shí)現(xiàn)
        4.5.6 測試和驗(yàn)證
    4.6 本章小結(jié)
第五章 基于層次位線緩沖結(jié)構(gòu)的異步互連網(wǎng)絡(luò)
    5.1 引言
    5.2 傳統(tǒng)片上互連網(wǎng)絡(luò)體系結(jié)構(gòu)
        5.2.1 同步片上網(wǎng)絡(luò)結(jié)構(gòu)
        5.2.2 異步片上網(wǎng)絡(luò)結(jié)構(gòu)
    5.3 基于層次位線的片上緩沖結(jié)構(gòu)
        5.3.1 同步路由器vs.異步路由器
        5.3.2 層次位線緩沖結(jié)構(gòu)
    5.4 基于層次位線緩沖結(jié)構(gòu)的同步路由器結(jié)構(gòu)
        5.4.1 HiBB路由器基本結(jié)構(gòu)
        5.4.2 統(tǒng)一緩沖結(jié)構(gòu)
        5.4.3 VC控制邏輯
        5.4.4 VA與OA部件結(jié)構(gòu)
        5.4.5 VC調(diào)整策略
        5.4.6 HiBB路由器流水線結(jié)構(gòu)
        5.4.7 實(shí)驗(yàn)結(jié)果
    5.5 基于層次位線緩沖結(jié)構(gòu)的異步路由器結(jié)構(gòu)
        5.5.1 AHiBB路由器基本結(jié)構(gòu)
        5.5.2 輸入通道結(jié)構(gòu)
        5.5.3 輸出通道結(jié)構(gòu)
        5.5.4 VA部件結(jié)構(gòu)
        5.5.5 輸出虛通道結(jié)構(gòu)
        5.5.6 VC仲裁器結(jié)構(gòu)
        5.5.7 實(shí)驗(yàn)結(jié)果
    5.6 本章小結(jié)
第六章 數(shù)據(jù)觸發(fā)多核異步微處理器原型及功耗評測
    6.1 引言
    6.2 多核異步微處理器原型
        6.2.1 LEON-3計(jì)算內(nèi)核結(jié)構(gòu)
        6.2.2 DTA計(jì)算內(nèi)核結(jié)構(gòu)
        6.2.3 傳輸網(wǎng)絡(luò)
        6.2.4 多核通信機(jī)制
        6.2.5 多核同步機(jī)制
    6.3 功耗評測
        6.3.1 MultiMoveSim
        6.3.2 異步電路功耗模型基本思想
        6.3.3 異步內(nèi)核功耗模型
        6.3.4 異步互連網(wǎng)絡(luò)功耗模型
    6.4 功耗評測結(jié)果
    6.5 本章小結(jié)
第七章 結(jié)論與展望
    7.1 工作總結(jié)
    7.2 工作展望
致謝
參考文獻(xiàn)
作者在學(xué)期間取得的學(xué)術(shù)成果


【參考文獻(xiàn)】：
期刊論文
[1]低功耗微處理器中異步流水線設(shè)計(jì)[J]. 石偉,王友瑞,陳芳園,任洪廣,陸洪毅,王志英.  國防科技大學(xué)學(xué)報(bào). 2009(05)
[2]具有擁塞緩解策略的動(dòng)態(tài)虛擬通道研究及其VLSI實(shí)現(xiàn)[J]. 賴明澈,王志英,郭建軍,戴葵.  計(jì)算機(jī)學(xué)報(bào). 2008(11)
[3]面向TTA結(jié)構(gòu)的可重定向周期精確模擬器的設(shè)計(jì)與實(shí)現(xiàn)[J]. 岳虹,王志英,戴葵,趙學(xué)秘.  計(jì)算機(jī)工程. 2007(12)
[4]一種32位異步乘法器的研究與實(shí)現(xiàn)[J]. 李勇,王蕾,龔銳,戴葵,王志英.  計(jì)算機(jī)研究與發(fā)展. 2006(12)
[5]LCD控制器中異步電路的設(shè)計(jì)[J]. 范文,鄒雪城,雷鑑銘,曾永紅.  微電子學(xué)與計(jì)算機(jī). 2006(05)
[6]異步集成電路標(biāo)準(zhǔn)單元的設(shè)計(jì)與實(shí)現(xiàn)[J]. 趙冰,仇玉林,黑勇.  電子器件. 2005(02)
[7]Verilog RTL模型[J]. 沈理.  同濟(jì)大學(xué)學(xué)報(bào)(自然科學(xué)版). 2002(10)
[8]采用異步電路的低功耗微控制器的VLSI設(shè)計(jì)與實(shí)現(xiàn)[J]. 俞穎,周磊,閔昊.  半導(dǎo)體學(xué)報(bào). 2001(10)

博士論文
[1]同步數(shù)據(jù)觸發(fā)體系結(jié)構(gòu)多核處理器存儲(chǔ)系統(tǒng)關(guān)鍵技術(shù)研究[D]. 郭建軍.國防科學(xué)技術(shù)大學(xué) 2008
[2]同步數(shù)據(jù)觸發(fā)多核處理器體系結(jié)構(gòu)關(guān)鍵技術(shù)研究[D]. 賴明澈.國防科學(xué)技術(shù)大學(xué) 2008
[3]異步控制電路設(shè)計(jì)與實(shí)現(xiàn)關(guān)鍵技術(shù)研究[D]. 阮堅(jiān).國防科學(xué)技術(shù)大學(xué) 2008
[4]嵌入式異構(gòu)多核處理器設(shè)計(jì)與實(shí)現(xiàn)關(guān)鍵技術(shù)研究[D]. 岳虹.國防科學(xué)技術(shù)大學(xué) 2006

碩士論文
[1]傳輸觸發(fā)微處理器異步功能單元的設(shè)計(jì)與實(shí)現(xiàn)[D]. 王友瑞.國防科學(xué)技術(shù)大學(xué) 2008
[2]異步乘法器關(guān)鍵技術(shù)研究與實(shí)現(xiàn)[D]. 龔銳.國防科學(xué)技術(shù)大學(xué) 2005



本文編號：3724480